基于等效采样的超宽带窄脉冲接收电路设计

超宽带探地雷达在无损检测系统中得到越来越广泛的应用，接收电路是整个无损检测技术的关键，采用顺序等效采样技术设计了一款新型的窄脉冲接收电路，该电路可以利用低速Ａ/Ｄ实现对高频信号的等效采样，利用ADS对该电路进行仿真，输入10ＭＨｚ重复频率的2ｎｓ 三角波信号，采样脉冲带有100ｐｓ的步进延时方波信号对输入信号进行采样，输入信号经过该电路后脉冲宽度降低为2μｓ，频率降低了1000倍，实测结果显示该电路可以实现对输入信号的等效采样，输出信号频率降低了 200倍。     

基于分段预留法的互连线二维电容提取技术

随着制造工艺的不断演进、电路规模的不断增大,集成电路逐渐进入后摩尔时代。如何准确快速地进行寄生电容参数提取,对于保证设计质量、减少成本和缩短设计周期变得越来越重要。文章提出了一种基于分段预留法的二维电容提取技术,该技术基于改进的有限差分法,采用非均匀网格划分和求解不对称系数矩阵方程,模拟互连结构横截面,可以高效计算出主导体的单位长度总电容以及主导体和相邻导体之间的单位长度耦和电容。为了验证提出方法的准确性和有效性,进行了一系列验证实验。实验结果表明,提出的互连线二维电容提取技术在寄生电容计算精度上平均提高了140倍,运行时间平均缩了10%。     

低电压SRAM测试电路设计与实现

本文基于SMIC 40nm LL CMOS工艺对一款256Kb的低电压8T SRAM芯片进行测试电路设计与实现,重点研究低电压SRAM的故障模型和测试算法,并完成仿真验证与分析。电路主要包括DFT电路和内建自测试电路两部分,前者针对稳定性故障有着良好的覆盖率,后者在传统March C+算法基础上,提出了一种新的测试算法,March-Like算法,该算法能够实现更高的故障覆盖率。仿真结果表明,本文设计的DFT电路能够减小稳定性故障的最小可检测电阻,提高了稳定性故障的测试灵敏度;March-Like算法可以检测到低电压SRAM阵列中的写破坏耦合故障、读破坏耦合故障和写干扰故障。     

Garfield系列SoC芯片可测性设计与测试

随着生产工艺的进步和芯片复杂度的增加,SoC芯片的测试问题显得越来越重要,传统的测试方法已不能满足现在的设计要求.文章介绍了基于130 nm工艺的Garfield芯片可测性设计,包括边界扫描测试、存储器内建自测试、全速扫描测试和参数测试;分析了全速测试时钟的生成和测试压缩电路的实现.实验结果表明,该方案的故障覆盖率和压缩效率最高可达到97.39%和30%,符合工程应用要求.     

一种基于局部间断Galerkin方法的IC互连线电容提取策略

求解椭圆方程的局部间断Galerkin(LDG)方法具有精度高、并行效率高的优点,且能适用于各种网格。文章提出采用LDG方法来求解IC版图中电势分布函数满足的Laplace方程,从而给出了一个提取互连线电容的新方法。该问题的求解区域需要在矩形区域内部去掉数量不等的导体区域,在这种特殊的计算区域上,通过数值测试验证了LDG方法能达到理论的收敛阶。随着芯片制造工艺的发展,导体尺寸和间距也越来越小,给数值模拟带来新的问题。文章采用倍增网格剖分方法,大幅减小了计算单元数。对包含不同数量和形状导体的七个电路版图,用新方法提取互连线电容,得到的结果与商业工具给出的结果非常接近,表明了新方法的有效性。     

一种基于机器学习的众工艺角延迟预测方法

在不同工艺角下,关键路径呈现显著差异,因此需要进行大量的静态时序分析,从而导致时序分析运行时间较长。与此同时,随着工艺尺寸的缩小,静态时序分析的精度问题变得不容忽视。本文提出一种基于机器学习的适用于众工艺角下的延迟预测方法,考虑工艺、电压和温度对时序的影响,利用基于自注意力Transformer模型对关键路径进行全局聚合编码,预测众工艺角下关键路径的统计延迟。在EPFL基准电路下进行验证,结果表明该方法的平均绝对误差范围为5.8%～9.4%,有良好的预测性能,可以提高时序分析的准确度和效率,进而缩短数字电路设计周期和设计成本。     

用于DVFS片上系统的全数字SARDLL设计

针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用 TSMC-65 nm CMOS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 MHz~2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 mW。     

超宽带探地雷达控制系统设计与实现

针对超宽带探地雷达在道路下方路基缺陷和管道布局检测中的重要性，设计了一种基于ZYNQ-7000全可编程SOC芯片的超宽带探地雷达控制系统，在SOC芯片FPGA部分设计了基于AXI4总线的控制电路，芯片ARM CPU部分移植了Linux操作系统并运行超宽带探地雷达软件控制程序，通过以太网将雷达数据发送至服务器端进行显示和存储，通过超宽带探地雷达对地面的测试，每一列共100个像素点，为一次等效采样所获取的数据，行像素每两个之间测量轮编码器输出4次脉冲信号，表示探地雷达移动2mm距离，表明超宽带探地雷达控制系统能够很好的控制超宽带探地雷达，并传输所获得的雷达数据。     

基于40nm超大规模SoC芯片存储器测试电路设计与实现

摘要：针对超大规模SoC（System on Chip）芯片中存储器的测试需求,首先分析存储器测试中存在的主要问题,包括新故障模型和新算法的需求、对电路性能的影响、以及测试成本的增加等。针对上述问题,存储器测试电路设计中,综合考虑PPA（Power Performance Area）等多个设计因素优化测试电路,包括BIST（Build-in-Self Test）电路布局、数量、时序、存储器布图规划等。最后在一款40nm量产SoC芯片上,应用Mentor Graphics公司LV（Logic Vision）流程实现了测试电路设计,实验结果证明本方案的可行性和有效性。