适用于PSPICE图形化输入的四端口MOSFET模型的创建

OrCAD PSPICE是一个在PC机上应用比较广泛的电路模拟工具.在模拟IC设计时为了考虑体偏效应,需要具有栅G、源S、漏D、体B四个端口的器件,但PSPICE并不提供该器件的图形化输入,而且对于不同的生产工艺其SPICE模型也不相同.本文建立了适用于特定工艺的用于图形化输入方式的四端口MOSFET模型.模拟结果表明所建模型具有正确的器件特性,而且在IC中模拟的结果也是正确的,适用在PC机上应用OrCAD PSPICE软件进行含四端口MOSFET的电路的图形化输入工作.     

深亚微米工艺中场氧器件静电防护能力的研究

研究了FOD在输入、输出和电源箝位部分ESD的工作特点,在0.18μm5V EEPROM CMOS工艺下流片、测试并分析了针对输入、输出和电源箝位的三种主流的ESD保护FOD器件,通过传输线脉冲测试仪的测量,重点分析了特征尺寸对器件ESD特性的影响及其设计方法。结果表明:影响FOD的ESD性能的主要因素是沟道长度、漏极长度和漏极接触孔到有源区的距离;增加沟道长,可适当提高FOD的ESD开启电压,但是会降低ESD防护性能;增加FOD的漏极长度和漏极接触孔到有源区的距离,可以提高FOD的ESD防护性能。提出了一种新型的浮体多晶硅岛屿型FOD结构,该结构不但结构简单,而且具有良好的ESD防护性能。     

静电放电人体模型测试标准EIA/JEDEC中的问题研究

通过具体的实例说明目前的静电放电（Electrostatic Discharge,ESD）人体模型测试标准EIA／JEDEC尚存在一些需要完善的问题。目前的标准EIA／JEDEC中缺少对起始测试电压的规定,导致有些测试直接从千伏（kV）量级的高压开始进行,造成一些设计不良的ESD防护器件在低压发生失效的状况可能被漏检的后果。本文研究对象为一个漏端带N阱镇流电阻（Nwell-ballast）的GGNMOS（Gate-Grounded NMOS）型ESD防护结构。用Zapmaster对它做人体模型（Human Body Model,HBM）测试,发现从1Kv起测时,能够通过8Kv的高压测试;而从50V起测时,却无法通过350V。TLP测试分析的结果显示此现象确实存在。本文详细剖析了该现象产生的机理,并采用OBIRCH失效分析技术对其进行了佐证。因该问题具有潜在的普遍性,因此提出了对目前业界广泛采用的EIA／JEDEC测试标准进行补充完善的建议。     

基于EPA协议的精确时钟同步方法

工业以太网中通讯链路的不对称性,使得IEEE1588协议中的从时钟偏差计算方法并不适用.本文在EPA(Ether-net for Plant Automation)协议中CSME(Communication Scheduling Management Entity)算法调度的基础上分析了IEEE1588时间同步协议,提出了一种从时钟同步于主时钟的加权修正算法,同时应用晶振频率补偿算法,使得满足了基于EPA协议的工业以太网系统中同步数据采集和控制的实时性要求.采用硬件描述语言(Verilog HDL)和现场可编程逻辑门阵列(FPGA)实现了这种硬件时钟同步方法.该方法解决了传统的基于片上系统(SOC)时钟同步方案中时间戳不稳定、同步精度低等问题.使用Xilinx Spartan3 XC3S1500的FPGA验证了主从时钟的一致性,160ns的标准偏差和50ns的时间偏差平均值的测试结果证明了本文中算法较之协议中原算法的优越性.该方法也为集成现有网卡芯片的系统提供了一种高性价比和高精度的时钟同步解决方案.     

基于电流型边界条件的硅光电池模拟的新方法

提出了一种模拟硅pn结光电池的新方法.基于电流型边界条件编程求解器件基本方程,获得符合实测条件的光电池短路电流.在此基础上,研究了衬底掺杂浓度对短路电流的影响.这一方法可用于作为探测器件的光电池的优化设计.     

纳米集成电路的静电放电防护

综述了纳米集成电路片上(On-Chip)静电放电防护(ESD)的研究现状;结合自身流片数据,阐述其ESD防护机理和设计要点。从器件ESD防护机理入手,逐步深入分析阐述了纳米集成电路的新特征、纳米器件的失效机制以及基于体硅CMOS工艺和SOI工艺的基本ESD防护器件。在此基础上,对纳米集成电路ESD主要热击穿失效的热量产生机制、热耗散问题,以及边界热电阻对ESD防护带来的影响进行了分析,提出了利用纵向散热路径和工艺整合方案来提高纳米集成电路中ESD防护器件鲁棒性的有效措施。