一种新型操作数长度可伸缩的模乘器VLSI设计

在改进基于字的Montgomery模乘算法的基础上，通过优化流水线结构缩短关键路径，实现了一种结构优化的模乘器。设计中采用了按字运算的高基Montgomery模乘算法，使该设计具有良好的可扩展性，可以完成任意位数的模乘运算。改进了模乘器的流水线结构，提高了模乘器的工作效率。该设计可以应用于各种高性能且低成本的RSA密码协处理器设计。     

高速可重构高资源利用率统一模单元设计与研究

总结归纳了有限域层模乘、模加减、模除运算在算法级和硬件结构级的特点及兼容性。通过对大量主流有限域算法的对比、算法优化、流水加速设计及结构兼容扩展,提出了一种提升模运算结构兼容的模乘优化算法:改进的radix-4交错模乘算法。该算法关键路径短、结构简单,在兼容设计方面有优势,并能实现全流水加速运算,运算效率高,达到高速可重构的设计目的。不同于传统的结构,本文在此模乘基础上直接适配plus-minus模除和模加减,有效解决了资源浪费的问题。该统一模单元在65 nm CMOS工艺下进行综合,面积为0.22 mm~2,时钟频率为526 MHz。完成一次576 bit的模乘、模除运算分别用时0.55μs和2.98μs。     

可扩展的低成本双域模乘模除器算法及其VLSI实现

本文通过应用Booth编码技术和多比特移位技术,有效地改进了有限域模乘模除算法,不仅使素域模乘的运算速度提高了一倍,而且使素域模除运算所需的迭代次数减小了40%.在算法改良的基础上,本文提出一种可配置的有限域模乘模除器结构,实现了模乘与模除运算,及素域与多项式域算术的硬件复用,大幅度地降低了硬件成本.另外,本文提出的硬件结构使用以字为单位的运算单元,采用流水线结构,具有良好的扩展性.因此,本文的模乘模除器具有灵活性、安全性和低成本的综合优势,可以广泛应用于各种高性能、低成本的便携移动设备,为各种无线终端设备用户提供高性能的信息安全服务.     

可伸缩双域Montgomery乘法器的优化设计与实现

模乘运算是公钥密码算法中的关键运算,本文基于全字运算的Montgomery模乘算法,设计了具有可伸缩硬件结构的模乘器。该模乘器可以基于固定的数据路径宽度对任意长度的数据进行运算,并且能够支持两个有限域上的运算。最后用Verilog硬件描述语言对该乘法器的硬件结构进行代码设计,并用Synopsys公司的Design Complier在Artisan SIMC 0.18μm typical工艺库下综合。实验结果表明,相对于其他模乘器设计,本文设计具有较高的时钟频率,并且由于大大减少了运算所需的时钟周期数,模乘运算速度较快。     

有限域模乘专用指令设计

针对椭圆曲线密码算法中有限域模乘运算的需求,提出其专用模乘指令。利用指令域中的组参数实现算法多组模乘运算,通过对参数进行配置,使指令支持运算长度拓展,在模乘运算单元中实现Montgomery模乘算法,并设计素域和二进制域统一的硬件流水线,以及双域乘法器单元结构。实验结果表明,该有限域模乘指令和硬件运算单元具有较高的执行效率和较好的灵活性。     

可编程可伸缩的双域模乘加器研究与设计

模乘和模加减作为椭圆曲线公钥体制的核心运算,在ECC算法实现过程中使用频率极高。如何高效率、低成本地实现模乘模加减是当前的一个研究热点。针对FIOS类型Montgomery模乘算法和模加减算法展开研究,结合可重构设计技术,并对算法进行流水线切割,设计实现了一种能够同时支持GF(p)和GF(2n)两种有限域运算、长度可伸缩的模乘加器。最后对设计的模乘加器用Verilog HDL进行描述,采用综合工具在CMOS 0.18μm typical工艺库下综合。实验结果表明,该模乘加器的最大时钟频率为230 MHz,不仅在运算速度和电路面积上具有一定优势,而且可以灵活地实现运算长度伸缩。     

基于Montgomery模乘的RSA加密处理器

提出一种基4的Montgomery模乘算法及优化的硬件结构,将传统基2模乘运算迭代次数减少近一半。在该模乘模块基础上设计高速RSA加密处理器,采用进位保留形式的全并行模幂运算流程,避免长进位链和中间结果转换的问题。结果表明,该设计同时适应FPGA和ASIC实现,完成一次标准1 024位RSA加密运算仅需9 836个周期,加密速率提高50%以上。     

快速实现数字签名的宏观加模算法

提出一种宏观累加模的快速模幂乘的算法,将乘法运算和求模运算转换成简单的移位运算和加法运算,从而避免了求模运算和减少大数相乘次数。实验表明,本算法可以用接近n/2次n-bit的加法运算即可实现A×BmodN运算,在宏观上看,计算C=me要比Montgomery等算法快2倍。     

一种新型的基于Montgomery的模幂器结构

大数模乘是许多公钥密码体制的核心运算，也是运算效率提高的瓶颈。基于Montgomery模乘算法，该文提出了一种改进的快速模乘及其模幂算法，由于采用了新的booth编码，算法的循环次数减少近一半，因此性能提高近一倍。模幂器采用新型的保留进位加法器(CSA)树，此结构无须对每次模乘的结果求和。实验表明，在97MHz时钟频率下，1 024-bit模幂器的波特率为184Kb/s，适合于设计高速的公钥密码协处理器。     

快速大数模乘算法及其应用

大数模幂乘是 RSA、El Gamal、DSA等公钥密码算法和数字签名算法的基本运算 ,而大数模乘运算是快速实现模幂乘的关键 .本文在分析比较现有快速模乘算法的基础上 ,提出了一个基于滑动窗口的快速模乘算法 .由分析可知 ,当模 N的长度为 5 12位时 ,本算法平均只需做 5 0 7次 n- bit加法便可实现 A× B mod N运算 .该算法便于软件与硬件实现     

高速可配RSA加速器设计与实现

为实现高速可配RSA硬件加速器,提出了一种基于基—64蒙哥马利算法的模乘器流水线架构及其对应的可配置存储结构。通过五级流水线的并行运算和存储器的灵活配置,可以高效地实现256位到2048位的RSA运算。实验结果表明:与其他相关工作比较,提出的流水线架构能够取得较好的性能和资源消耗比,加速器在模乘器性能和数据吞吐率方面有明显提高。在73 k门硬件资源下,在1024位RSA运算情况下,实现了333 kbps的数据吞吐率。     

基于高基阵列乘法器的高速模乘单元设计与实现

蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中.目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,基于这种结构位长为n的比特模乘仅需要约n/w+6个时钟周期,该结构设计的电路只与最小单元有关,在硬件实现时可以大大提高频率,并提高设计的性能,可以设计高速的RSA和椭圆曲线密码大规模集成电路.     

分割式Montgomery模乘运算的线性高基心动阵列新结构

本文基于提高并行性、加速模乘的思想，利用分割操作数的方法，提出了分割式Montgomery模乘算法（PMMM），并且基于C．D.Walter发明的心动阵列结构，提出了新的线性高基心动阵列模乘结构，较好地实现了PMMM。对于基r（r=2^w）的n位模乘运算，Walter使用（n＋1）（n＋2）个PF来实现Montgomery模乘，我们用n＋2个PE实现Montgomery模乘，最大并行性为Walter的2倍。将此结构应用于模幂运算，仅需一次预计算便可使得非平方模乘的输入输出延迟为walter中的1/2，且平方模乘延迟与其相当，从而提高了模幂的运算速度。当然，考虑到对速度和硬件资源的不同需求，我们也给出了使用n/2＋1个PE来计算模乘、模幂的实现算法，并做出了相应的数据分析。     

一种可重构模乘器的硬件设计

提出一种改进的基于剩余数系的Montgomery模乘算法.该算法通过对相对固定的参数进行预计算,从而减少运算过程中模乘运算的次数,与Bajard J C提出的算法(IEEE计算机会刊,2004第6期)相比减少300/(2k+8).同时基于改进算法提出数据长度可伸缩的硬件模乘器结构设计,并在0.18 μm SMIC工艺下...     

Radix-8 Booth译码Montgomery模乘的RSA算法的设计和硬件实现

提出一种使用Radix-8 Booth译码的Montgomery模乘算法,进一步减少了模乘的中间乘积项个数,提高了模乘的速度.并给出基于该模乘算法的1024位RSA加密硬件的实现方案,其加密速度可达到采用普通Montgomery模乘的RSA加密方案的2倍.在设计方法上使用基于系统级算法的快速设计流程,在系统级设计阶段确定模乘和RSA整体算法的实现方案,并对其评估及优化,缩短了RTL阶段的设计时间,加快了设计思想到硬件实现的转化.实现方案在自行设计的FPGA开发板上通过验证,并进一步转换为ASIC设计综合.     

GF（2m）域上快速模乘处理结构的研究与设计

加速GF(2m)上的模乘运算是提高GF(2^m)上ECC算法性能的关键。在分析EC上点乘操作的基础上，我们构造了模乘运算在线性Systolic上实现的局部并行处理递推形式，并设计了Systolic阵列的具体单元结构和连接，给出了性能分析和模拟结果。实验证明，局部并行阵列结构能适应多种EC上的模乘处理。