AlGaN/GaN HEMT中电场分布的ATLAS模拟

用Silvaco的ATLAS软件模拟了栅场板参数对AlGaN/GaN HEMT中电场分布的影响.模拟结果表明,场板的加入改变了器件中电势的分布情况,降低了栅边缘处的电场峰值,改善了器件的击穿特性;场板长度(LFP,length of field plate)、场板与势垒层间的介质层厚度t等对电场的分布影响很大.随着LFP的增大、t的减小,栅边缘处的电场峰值Epeak1明显下降,对提高器件的耐压非常有利.通过对相同器件结构处于不同漏压下的情况进行模拟,发现当器件处于高压下时,场板的分压作用更加明显,说明场板结构更适合于制备用作电力开关器件的高击穿电压AlGaN/GaN HEMT.     

具有栅介质电场屏蔽作用的新型GaN纵向槽栅MOSFET器件设计

基于氮化镓(GaN)等宽禁带(WBG)半导体的金氧半场效应晶体管(MOSFET)器件在关态耐压下,栅介质中存在与宽禁带半导体临界击穿电场相当的大电场,致使栅介质在长期可靠性方面受到挑战。为了避免在GaN器件中使用尚不成熟的p型离子注入技术,提出了一种基于选择区域外延技术制备的新型GaN纵向槽栅MOSFET,可通过降低关态栅介质电场来提高栅介质可靠性。提出了关态下的耗尽区结电容空间电荷竞争模型,定性解释了栅介质电场p型屏蔽结构的结构参数对栅介质电场的影响规律及机理,并通过权衡器件性能与可靠性的关系,得到击穿电压为1 200 V、栅介质电场仅0.8 MV/cm的具有栅介质长期可靠性的新型GaN纵向槽栅MOSFET。     

GaN基HEMT栅终端场板结构研究

制作了带有栅终端场板结构的GaN基HEMT,研究了击穿电压与场板长度的关系,提取了最佳场板长度为0.4,0.5,0.6μm时所对应的栅漏击穿电压最大,为120 V.研究了栅终端场板对器件小信号特性和大信号的影响,栅终端场板长度0.4μm时,器件特征频率及最大振荡频率减小量最小.在栅宽1 mm、频率8 GHz、无场板器件最大工作电压28 V时,连续波输出功率3.2 W,功率增益4.0 dB,功率附加效率17.0%;栅终端场板器件最大工作电压38 V时,连续波输出功率5.1 W,功率增益4.1 dB,功率附加效率21.0%.     

具有单层浮空场板的高压LDMOS器件研究

通过器件仿真软件Silvaco对带单层浮空场板的高压LDMOS(Lateral Double-diffused MOSFET)器件进行了设计与优化。仿真结果表明:对于击穿电压为600 V的RESURF(reduced surface field)LDMOS器件,场板能够有效地优化器件表面电势分布,降低电场峰值,提高器件的击穿电压。其中场板的数量、长度等参数对高压RESURF-LDMOS器件的耐压有较大影响。并且场板结构增加了double RESURF器件P-top剂量的容差范围,影响了器件的导通电阻。     

X波段AlGaN/GaN HEMTs Γ栅场板结构研究

基于SiC衬底成功研制X波段0.25 μm栅长带有r栅场板结构的AlGaN/GaN HEMT,设计场板(field plate)长度为0.4 μm,0.6μm,0.7μm,0.9μm.研究了r栅场板长度及不同漏偏压下对器件直流,小信号特性及大信号的影响.器件直流I-V及转移特性并不依赖场板长度变化,增加场板长度器件击穿电压提高可达108 V,器件截止频率及振荡频率下降,输出功率大幅度提高,结合器件小信号提参结果分析.8 GHz下,总栅宽1 mm,场板长度为0.9 μm的器件,连续波输出功率密度7.11 W/mm,功率附加效率(PAE)35.31%,相应线性增益10.25 dB.     

带有肖特基漏极和场板结构的反向阻断垂直MOSFET研究

提出了一种采用肖特基漏极(SD)与场板相结合、实现硅基垂直MOSFET器件反向阻断应用的技术。基于该技术,采用二维仿真提出并研究了两种新型垂直MOSFET器件,即带有垂直场板(VFP)的SD-VFP-MOS器件和带有倾斜场板(SFP)的SD-SFP-MOS器件。相比采用肖特基漏极的MOSFET (SD-MOS)和采用超结和肖特基漏极的MOSFET(SD-SJ-MOS),所提出的SD-VFP-MOS,尤其是SD-SFP-MOS,反向击穿电压有显著提高,且几乎不影响导通特性。开展了器件的开态电流密度、关态电势分布、关态电流密度和电场分布分析,揭示了VFP和SFP提高器件反向阻断能力的内在机理。详细讨论了场板结构参数对器件反向击穿电压和场板效率的影响,研究结果对于SD-VFP-MOS和SD-SFP-MOS的设计具有重要意义。     

漂移区覆盖高k薄膜的高压LDMOS器件优化设计

为了获得高耐压、低导通电阻的横向双扩散MOSFET(LDMOS)器件,综合利用高介电常数(高k)薄膜技术和场板技术,设计出一种漂移区表面采用"高k薄膜+氧化层+场板"结构的功率器件,有效降低了PN结弯角高电场和场板边缘峰值电场。使用器件仿真工具MEDICI进行验证,并分析高k薄膜厚度、氧化层厚度、高k薄膜相对介电常数以及栅场板长度对器件性能的影响,最终实现了耐压达到820V、比导通电阻降至13.24Ω.mm2且性能稳定的LDMOS器件。     

高耐压Si基GaN功率电子器件

基于Si基GaN HEMT材料制作了击穿电压530V、无场板的功率电子器件。器件制作工艺与现有GaN微波功率器件工艺兼容。研究了器件栅漏间距与击穿电压的关系。器件栅宽为100μm,栅漏间距为15μm时,得到的GaN HEMT器件击穿电压530V,最大电流密度536mA/mm。器件的特征通态电阻为1.54mΩ·cm2,是相同击穿电压Si MOSFET器件特征通态电阻的二十五分之一。所制作的6mm栅宽器件击穿电压400V,输出电流2A。该器件的研制为制作低成本GaN HEMT功率器件奠定了基础。     

沟道大电流感应n沟金属-氧化物-半导体场效应晶体管栅氧化层的加速击穿

本文研究n沟金属-氧化物-半导体场效应晶体管(MOSFET’s)的栅氧化层的击穿特性。由于受导电沟道横向电场产生的沟道大电流的影响,MOSFET’s的栅氧化层的动态击穿场强远低于有相同栅氧化层的MOS电容器的静态击穿场强。耗尽型MOSFET’s的栅氧化层动态击穿场强主要由漏-源穿通电压决定,而增强型器件主要由深耗尽层击穿电压决定。无论是耗尽型还是增强型器件,栅电压在一定范围内增加时,栅氧化层动态击穿场强下降。     

Ka波段AlGaN/GaN HEMT栅结构仿真研究

为了研究适合Ka波段AlGaN/GaN HEMT的栅结构尺寸,借助二维器件仿真软件Silvaco Atlas,在完善仿真模型的基础上研究了Γ型栅各部分对AlGaN/GaN HEMT特性的影响,包括栅长与短沟道效应的关系、栅与沟道距离对短沟道效应和饱和漏电流的影响,以及栅金属厚度对fmax,栅场板对fT、fmax和内部电场的影响。根据典型器件结构和材料参数的仿真表明,为了提高频率并减轻短沟道效应,栅长应取0.15～0.25μm;减小栅与沟道的距离可略微改善短沟道效应,但会明显降低器件的饱和漏电流,综合考虑栅调制能力、饱和漏电流、短沟道效应三个方面,栅与沟道距离应取10～20nm;为了提高fmax,栅金属厚度应大于0.4μm;缩小栅场板长度可有效提高器件的频率,兼顾Ka波段应用和提高击穿电压,栅场板长度应在0.3～0.4μm左右。仿真得出的器件性能随结构参数的变化趋势以及尺寸数据对于Ka波段AlGaN/GaN HEMT的研究具有参考意义。     

具有L型栅极场板的双槽双栅绝缘体上硅器件新结构

为了降低绝缘体上硅（SOI）功率器件的比导通电阻,同时提高击穿电压,利用场板（FP）技术,提出了一种具有L型栅极场板的双槽双栅SOI器件新结构.在双槽结构的基础上,在氧化槽中形成第二栅极,并延伸形成L型栅极场板.漂移区引入的氧化槽折叠了漂移区长度,提高了击穿电压;对称的双栅结构形成双导电沟道,加宽了电流纵向传输面积,使比导通电阻显著降低;L型场板对漂移区电场进行重塑,使漂移区浓度大幅度增加,比导通电阻进一步降低.仿真结果表明：在保证最高优值条件下,相比传统SOI结构,器件尺寸相同时,新结构的击穿电压提高了123%,比导通电阻降低了32%;击穿电压相同时,新结构的比导通电阻降低了87.5%;相比双槽SOI结构,器件尺寸相同时,新结构不仅保持了双槽结构的高压特性,而且比导通电阻降低了46%.     

22nm技术节点异质栅MOSFET的特性研究

研究了22 nm栅长的异质栅MOSFET的特性,利用工艺与器件仿真软件Silvaco,模拟了异质栅MOSFET的阈值电压、亚阈值特性、沟道表面电场及表面势等特性,并与传统的同质栅MOSFET进行比较。分析结果表明,由于异质栅MOSFET的栅极由两种不同功函数的材料组成,因而在两种材料界面附近的表面沟道中增加了一个电场峰值,相应地漏端电场比同质栅MOSFET有所降低,所以在提高沟道载流子输运效率的同时也降低了小尺寸器件的热载流子效应。此外,由于该器件靠近源极的区域对于漏压的变化具有屏蔽作用,从而有效抑制了小尺寸器件的沟道长度调制效应,但是由于其亚阈值特性与同质栅MOSFET相比较差,导致漏致势垒降低效应(DIBL)没有明显改善。     

Application of direct-tunneling gate oxides to high-performance CMOS

The characteristics of direct-tunneling gate oxide metal-oxide semiconductor field effect transistor (MOSFET)s are described. The effect of gate leakage current on MOSFET characteristics drops off as the gate length is reduced. Extremely good DC and AC performance has been realized using ultra-thin oxides down to 1.5 nm. Improved hot-carrier reliability and high oxide breakdown voltage have also been observed.     

Characteristics of enhancement/depletion (E/D) gate MOSFET fabricated using ion implantation

The E/D gate MOSFET, which has an enhancement and depletion mode region under the same gate, is fabricated by using ion implantation as a tool for shifting threshold voltage. Threshold voltage, transconductance and drain breakdown voltage are studied as functions of implantation dose up to 12 × 10¹² cm^?2.It is found that, at an appropriate dose, the transconductance of this device is determined solely by the channel length of the enhancement mode region, and is larger than that of a short channel MOSFET with a standard structure but with the same drain breakdown voltage. Moreover, the dependence of threshold voltage on substrate bias measured in this device is found less sensitive to the transconductance than that in the standard short channel MOSFET.     

VDMOS的虚拟栅结构

文中设计了一个虚拟栅结构的VDMOS,该结构可以减小漏栅反馈电容Cras,使其接近于零.因此,对于相同的模块电压率,虚拟栅结构可以使MOS器件有一个更短的沟道,同时也因为有一个更大的栅漏交叠区域而使导通电阻减小.这样,器件跨导也可以提高.经过ISE仿真模拟,虚拟栅结构比原始分栅结构的击穿电压提高了近42%,而电流输出特性也更好更稳定.     

SiC MOSFET栅极驱动电路研究综述

凭借碳化硅(SiC)材料的宽禁带、高击穿电场、高电子饱和速率和高导热性等优点,SiC MOSFET广泛应用在高压、高频等大功率场合。传统基于硅(Si)MOSFET的驱动电路无法完全发挥SiC MOSFET的优异性能,针对SiC MOSFET的应用有必要采用合适的栅驱动设计技术。目前,已经有很多学者在该领域中有一定的研究基础,为SiC MOSFET驱动电路的设计提供了参考。对现有基于SiC MOSFET的PCB板级设计技术进行了详细说明,并从开关速度、电磁干扰噪声以及能量损耗等方面对其进行了总结和分析,给出了针对SiC MOSFET驱动电路的设计考虑和建议。     

Modeling of terminal ring structures for high-voltage power MOSFETs

To achieve a high blocking voltage, a power MOSFET is often guarded with multiple floating field limiting rings (MFFLRs) to re-distribute the electric field for extending the breakdown voltage. However, this high-voltage protecting structure occupies a significant silicon area of the power MOSFET. The breakdown field of a floating ring depends on the junction curvature, sizes of the rings and the spacing between the rings. A good design can reduce the total silicon area of the MOSFET transistor by optimizing the floating ring design through modeling. The conventional approach was based on the classical breakdown field model originally developed for the low-voltage p–n junction which has limited precision in the medium to high electric field range. In this work, a precise fitting model for the MFFLR structure with high junction breakdown voltage is proposed. Measurement results of the breakdown voltage of the MOSFETs for the MFFLR structure are presented.     

Characteristics and limitation of scaled-down MOSFET's due to two-dimensional field effect

Practical limitations of minimum-size MOS-LSI devices are investigated through measurement of experimental devices. It is assumed that scaled-down MOSFET's are limited by three physical phenomena. These are 1) poor threshold control which is caused by drain electric field, 2) reduced drain breakdown voltage due to lateral bipolar effects, and 3) hot-electron injection into the gate oxide film which yields performance variations during device operation. Experimental models of these phenomena are proposed and the smallest possible MOSFET structure, for a given supply voltage, is considered. It is concluded that the smallest feasible device has a channel length of 0.52 µm and a gate oxide thickness of 9.4 nm when the supply voltage is 1.5 V. Reliable threshold control is most difficult to realize in an MOS-LSI with the smallest devices.     

一种基于VDMOS技术的浅沟槽平面栅MOSFET新结构

本文基于VDMOS技术提出了一种浅沟槽平面栅MOSFET（TPMOS）新结构,其中浅沟槽位于VDMOS多晶硅平面栅下方n-漂移区的两元胞中央。与传统的VDMOS结构相比,新结构不仅可以显著改善器件的导通电阻(RON)和击穿电压(VBR),减小它们对栅极长度的依赖,而且除浅沟槽外,制作工艺与VDMOS完全兼容。采用TPMOS结构可为器件设计和制造提供更大的自由度。