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1.
通过分析并优化逐次逼近模数转换器(SAR ADC)的工作时序,设计并实现了一种高速、低功耗、具有误差补偿的10位100 MS/s A/D转换器。该芯片采用TSMC 0.13 μm CMOS工艺进行设计。后仿真结果表明,在1.2 V电源电压、20.3125 MHz输入信号频率、100 MHz采样频率下,模数转换器的无杂散动态范围(SFDR)为68.1 dB,有效位数(ENOB)达到9.41位,整体功耗为0.865 mW,FoM值为15 fJ/conv。芯片核心电路面积为(0.02×0.02) mm2。 相似文献
2.
采用每级为1.5位或者2位精度的7级流水线结构,即7级子ADC,设计了一款8位80 MS/s的低功耗模数转换电路。利用每一级子ADC中的钟控开关及电容实现采样保持功能,节省了整个ADC的采样保持电路模块。在满足整个ADC性能情况下,采用了逐级缩放技术,减小了芯片面积和功耗。版图设计中,考虑了每一级ADC中电容及放大器的对称性,减小了电容失配对整个ADC性能的影响。采用0.18 μm CMOS工艺,在输入信号为11.25 MHz,采样速率为80 MHz的条件下,信噪比(SNR)为49.5 dB,有效位数(ENOB)为7.98 bits,整个ADC的芯片面积为0.56 mm2,典型工作电流为22 mA。 相似文献
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本为提出了一种10-bit 250k采样率(KSPS)的循环模数转换器(ADC)。通过适当的选取电容开关时序,ADC的失调误差被有效的消除。改进的冗余有符号数(RSD)法则能够容忍较大的比较器失调误差与开关电容失配误差。通过采用这种结构,ADC具有了电路结构简单、占用芯片面积低以及低功耗的优点。该循环ADC采用Chartered 0.35 um 2P4M工艺制造,在250k的采样率下,其信号对噪声和失真比(SNDR)为58.5dB,有效位数(ENOB)为9.4bit。该电路在3.3V的电源电压下,功耗为0.72mW,占有芯片面积0.42×0.68 mm2。 相似文献
4.
为满足多路多种类信号高精度采样的需求,设计了一种基于FPGA的高精度多通道数据采集存储电路.设计采用新型的高精度Δ-∑模数转换器(Δ-ΣADC)对模拟信号进行采样转换,并给出了电路的硬件设计和控制逻辑设计.具体介绍了抗混叠滤波电路的设计,并详细分析了影响Δ-ΣADC采集精度的因素;设计采用FPGA作为主控芯片,实现对整体电路的逻辑控制.测试结果表明,设计实现了对16路模拟信号的高精度采集存储,满足实际需求. 相似文献
5.
为了提高模数转换器的采样频率并降低其功耗,提出一种10 bit双通道流水线逐次逼近型(SAR)模数转换器(ADC)。提出的ADC包括两个高速通道,每个通道都采用流水线SAR结构以便低功率和减小面积。考虑到芯片面积、运行速度以及电路复杂性,提出的处于第二阶段的SAR ADC由1 bit FLASH ADC和6 bit SAR ADC组成。提出的ADC由45 nm CMOS工艺制作而成,面积为0.16 mm2。ADC的微分非线性和积分非线性分别小于0.36 最低有效位(LSB)和0.67 LSB。当电源为1.1 V时,ADC的最大运行频率为260 MS/s。运行频率为230 MS/s和260 MS/s的ADC的功率消耗分别为13.9 mW和17.8 mW。 相似文献
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7.
采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC).为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构.重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局.采用0.18 μm CMOS工艺,该ADC的信噪比(SNR)为72 dB,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40 μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB.整个ADC性能达到设计要求. 相似文献
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设计并实现了一种抗辐射低功耗流水线型8位ADC。对流水线型结构的分辨率影响进行分析,确定了最优的级间分辨率和流水线结构。采用多种电路的结构设计,降低了电路功耗。为达到抗辐射指标,对电路进行了抗辐射加固设计。测试结果表明,在3 V电源电压、100 MHz时钟输入频率、70.1 MHz模拟输入频率的条件下,该ADC的SFDR为59.6 dBc,稳态总剂量能力为 2 500 Gy(Si),单粒子闩锁阈值为75 MeV·cm2/mg,功耗为69 mW。该ADC采用0.35 μm CMOS工艺制作,面积为0.75 mm2。该ADC适用于空间环境的通信系统。 相似文献