全高清CABAC解码器的设计与实现

提出一种针对H.264标准的CABAC解码器的硬件加速器的设计方案。通过采用高效的状态机和良好的SRAM组织结构,使平均解码速率达每周期1 bit,可以解码基于高档次的H.264码流,实现对高清码流(1 920×1 088)的实时解码,在中芯国际0.18 μm工艺标准单元库的基础上进行综合,面积占47 444门,工作时钟频率达196 MHz。     

基于嵌入式FPGA的H.264解码器设计

随着H.264视频格式得到广泛应用,对H.264解码的效率要求越来越高。如何在硬件资源有限的嵌入式环境下对H.264视频编解码算法进行实现与优化就非常重要。本文主要以JM8.6代码为参考,在SoPC平台上对H.264基本档次解码器进行移植并进行优化,以达到高效率实时解码的效果。     

H.264熵解码器的研究与实现

在H.264/AVC标准中,基于上下文的自适应可变长编码(CAVLC)解码算法的复杂度较高。为此,提出一种基于熵解码算法的新型熵解码器,在对视频压缩码流实现熵解码的过程中,引入并行处理方式,并改进二叉树法。通过采用QuartusⅡ7.2版环境波形仿真和FPGA硬件实现方法进行实验,结果表明该熵解码器在硬件资源节省和解码速度方面具有较好的性能。     

基于ARM9的H.264视频实时解码器研究与实现

通过分析JM H.264 Baseline Profile软件解码器的框架结构,根据影响解码速度的瓶颈,详细阐述了针对ARM9嵌入式平台上H.264视频实时解码算法的一整套优化方案;优化后,JM解码性能大大提高;最后结合ARM9的Friendly ARM mini2440开发平台,绐出了嵌入式H.264视频实时解码器的系统实现;实验结果表明,该解码器基本满足在嵌入式Linux平台下对qcif格式视频实时解码的需求.     

基于协处理器的H .264解码器SOC架构及设计

描述了一种H.264解码器SOC系统架构和实现。该SOC系统采用基于协处理器的软硬件划分方式,通过分析H.264解码过程中的各运算环节,设计了相应协处理器的硬件运算单元及软件指令,在满足一定性能的条件下,具有很高的灵活性,便于系统的后续升级和扩展。验证结果表明该SOC系统将解码时间提高了约75%以上,有效的加速了解码器的运行速度。     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

H.264/AVC中CAVLC解码器IP核的设计

CAVLC（Context-Adaptive Variable Length Coding,基于上下文的变长变码）是H.264/AVC的熵解码模块,其性能优劣直接影响H.264/AVC 解码器的性能。在现有的CAVLC解码器基础上,提出了一种基于FPGA的CAVLC解码器的体系结构,采用分散控制的策略,简化了设计,对CAVLC的部分解码模块作了改进,并设计了并行化寄存器组,适于后续快速反量化反变换模块的设计。通过在Altera公司的QuartusII5.0进行综合并在ModelSim6.1下进行时序仿真可知,该设计至少能够满足H.264标准BaseLine档次、级数（Level）3.0的要求。     

H.264/AVC中CAVLC解码器的硬件设计与实现

设计了一种基于H.264标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码表分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟和提高系统吞吐率的同时,节省了硬件开销。整个设计采用Verilog语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用Design Compiler在SMIC0.18μm CMOS单元库下综合,时钟最高频率可以达到165MHz。本设计可满足实时解码H.264高清视频的要求。     

适用于H.264视频解码器的VLD设计

设计了一种适合于H-264的变字长解码器，根据码流特点进行模块划分，减少硬件开销；采用并行结构解NAL包，解码效率高；采用了桶形移位器，进行并行解码，每个时钟解一个码字。采用Verilog语言进行设计、仿真，并通过了FPGA验证，可以在FPGA上实时解码标准清晰度的H．264视频。用0．18μm CMOS工艺库作综合，电路规模为1．6万门左右，最高频率能够达到150MHz。     

x264解码器的设计与实现

x264是基于H.264的免费开源的实用性视频编码参考软件,但其设计者没有给出相应的解码器,本文在软件平台上设计并实现了可以用于实时解码的x264解码器,经测试,解码速度可以达到H.264参考软件JM96解码器的6-10倍,满足了x264的实时解码需求.     

A Highly Efficient VLSI Architecture for H.264/AVC CAVLC Decoder

In this paper, an efficient algorithm is proposed to improve the decoding efficiency of the context-based adaptive variable length coding (CAVLC) procedure. Due to the data dependency among symbols in the decoding flow, the CAVLC decoder requires large computation time, which dominates the overall decoder system performance. To expedite its decoding speed, the critical path in the CAVLC decoder is first analyzed and then reduced by forwarding the adaptive detection for succeeding symbols. With a shortened critical path, the CAVLC architecture is further divided into two segments, which can be easily implemented by a pipeline structure. Consequently, the overall performance is effectively improved. In the hardware implementation, a low power combined LUT and single output buffer have been adopted to reduce the area as well as power consumption without affecting the decoding performance. Experimental results show that the proposed architecture surpassing other recent designs can approximately reduce power consumption by 40% and achieve three times decoding speed in comparison to the original decoding procedure suggested in the H.264 standard. The maximum frequency can be larger than 210 MHz, which can easily support the real-time requirement for resolutions higher than the HD1080 format.     

高性能QC-LDPC码译码器的VLSI实现

基于改进的最小和（Min-Sum）译码算法,提出一种高速半并行准循环低密度奇偶校验（QC-LDPC）码译码器结构．设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗．基于该结构实现了一个适合中国数字电视地面传输标准（GB20600-2006）系统的LDPC码译码器,在SMIC0．18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz．     

TPC码译码器硬件仿真的优化设计

介绍一种TPC码迭代译码器的硬件设计方案,基于软判决译码规则,采用完全并行规整的译码结构,使用VHDL硬件描述语言,实现了码率为1/2的(8,4)二维乘积码迭代译码器,并特别通过硬件测试激励来实时测量所设计迭代译码器的误码率情况,提出了优化设计方案,和传统的硬件仿真方法相比大大提高了仿真效率。仿真结果证明该译码器有很大的实用性和灵活性。     

TLP-LDPC: Three-Level Parallel FPGA Architecture for Fast Prototyping of LDPC Decoder Using High-Level Synthesis

Low-Density Parity-heck Codes (LDPC) with excellent error-correction capabilities have been widely used in both data communication and storage fields, to construct reliable cyber-physical systems that are resilient to real-world noises. Fast prototyping field-programmable gate array (FPGA)-based decoder is essential to achieve high decoding performance while accelerating the development process. This paper proposes a three-level parallel architecture, TLP-LDPC, to achieve high throughput by fully exploiting the characteristics of both LDPC and underlying hardware while effectively scaling to large-size FPGA platforms. The three-level parallel architecture contains a low-level decoding unit, a mid-level multi-unit decoding core, and a high-level multi-core decoder. The low-level decoding unit is a basic LDPC computation component that effectively combines the features of the LDPC algorithm and hardware with the specific structure (e.g., Look-Up-Table, LUT) of the FPGA and eliminates potential data conflicts. The mid-level decoding core integrates the input/output and multiple decoding units in a well-balancing pipelined fashion. The top-level multi-core architecture conveniently makes full use of board-level resources to improve the overall throughput. We develop an LDPC C++ code with dedicated pragmas and leverage HLS tools to implement the TLP-LDPC architecture. Experimental results show that TLP-LDPC achieves 9.63 Gbps end-to-end decoding throughput on a Xilinx Alveo U50 platform, 3.9x higher than existing HLS-based FPGA implementations.     

基于SOVA算法的Turbo译码器的设计与优化

给出了基于SOVA算法的Turbo译码器的硬件设计系统结构，通过对关键模块的硬件资源占有及译码时序的分析，提出了减少硬件资源、降低硬件功耗以及提高译码速度、减少译码时延的优化设计方案。采用NC Simulator的仿真分析以及Cyclone II系列FPGA芯片的硬件测试表明，该文提出的优化设计方案减少了约40%的硬件资源，且译码速度提高了约60%，达到了降低功耗和提高速度的双重功效。     

伺服电机正交解码器的设计与实现

正交解码器是伺服电机实现速度、位置的精确定位的重要组成部分.传统的正交解码器选用专用芯片,性能虽优异但价格昂贵且采购不易.本文提出一种以CPLD为硬件平台的正交解码器设计方案,实测性能稳定,成本低廉,软件设计灵活,为伺服电机正交解码提供了一条新的途径,供用户选择.     

基于FPGA的高速RS译码器设计

提出了一种基于RiBM算法的RS(255,223)高速译码器设计方案,并采用FPGA和VerilogHDL实现了该译码器。译码器采用三级流水线结构实现,其中关键方程求解模块采用RiBM算法,具有译码速度快、占用硬件资源少等优点。仿真结果验证了该译码器设计方案的有效性和可行性。