SiC衬底AlGaN/GaN HEMT的ICP通孔刻蚀

利用ICP对研制的SiC衬底上AlGaN/GaN HEMT刻蚀获得了深度为50μm的接地通孔. 器件通孔制作前首先用机械研磨的方法将衬底减薄至50μm,在背面蒸发Ti/Ni并电镀Ni至3μm作为刻蚀阻挡层;之后利用SF6/O2混合气体的电感耦合等离子体对SiC衬底进行了刻蚀;最后将Cl2和BCl3混合气体的ICP刻蚀技术运用于AlGaN/GaN外延材料的刻蚀,完成了深度为50μm的AlGaN/GaN HEMT通孔制作,通孔侧壁具有一定的斜率,适合良好的金属覆盖以形成器件正面和背面的连接. 这一技术非常适合AlGaN/GaN HEMT及其单片集成电路的研制.     

SiC衬底AlGaN/GaN HEMT的ICP通孔刻蚀

利用ICP对研制的SiC衬底上AlGaN/GaN HEMT刻蚀获得了深度为50μm的接地通孔.器件通孔制作前首先用机械研磨的方法将衬底减薄至50μm,在背面蒸发Ti/Ni并电镀Ni至3μm作为刻蚀阻挡层;之后利用SF6/O2混合气体的电感耦合等离子体对SiC衬底进行了刻蚀;最后将Cl2和BCl3混合气体的ICP刻蚀技术运用于AlGaN/GaN外延材料的刻蚀,完成了深度为50μm的AlGaN/GaN HEMT通孔制作,通孔侧壁具有一定的斜率,适合良好的金属覆盖以形成器件正面和背面的连接.这一技术非常适合AlGaN/GaN HEMT及其单片集成电路的研制.     

半导体芯片中等离子损伤的解决方案

在研发一套基于0.18μm工艺的全新半导体芯片时,由于芯片工艺的要求我们将标准0.18μm工艺流程中的接触孔蚀刻阻挡层由原来的UVSIN+SION改为SIN,但却引进了PID(等离子体损伤)的问题。当芯片的关键尺寸减小到0.18μm时,栅氧化层变得更薄,对等离子体的损伤也变得更加敏感。所以如何改善PID也成为这款芯片能否成功量产的重要攻坚对象。这一失效来源于接触孔阻挡层的改变,于是将改善PID的重点放在接触孔蚀刻阻挡层之后即后段工艺上。后段的通孔蚀刻及钝化层的高密度等离子体淀积会产生较严重的等离子体损伤,因此如何改善这两步工艺以减少等离子体损伤便成为重中之重。文中通过实验验证了关闭通孔过蚀刻中的磁场以及减小钝化层的高密度等离子体淀积中的溅射刻蚀功率可以有效改善芯片的等离子体损伤。通过这两处的工艺优化,使得PID处于可控范围内,保证了量产的芯片质量。     

GaAs基通孔刻蚀的崩边形成机理研究

在砷化镓(GaAs)集成无源器件(Integrated Passive Device, IPD)的制作工艺中,通孔刻蚀是一道重要环节。蚀刻孔边缘的GaAs会被蚀刻,由此引发崩边并对器件性能及可靠性造成不利影响。本文中,用于通孔蚀刻的GaAs厚度不小于200 μm,通孔边缘没有被蚀刻的痕迹,以实现金属导线的平滑连接。采用光阻和金属来充当掩膜,有效解决了单一光阻因厚度过高而变形或者厚度薄导致GaAs衬底被蚀刻的问题。通过优化工艺,在光阻厚度为32 μm、金属掩膜厚度为0.5 μm、金属蚀刻时间为60 s以及感应耦合等离子体(Inductively Couple Plasma, ICP)蚀刻4000 s的条件下,得到了孔深为200 μm且通孔边缘平整的形貌。分析了 GaAs 崩边形成的主要原因与机理,并通过优化工艺解决了200 μm通孔的崩边问题,从而提高了器件性能及可靠性。     

超薄Si3N4/SiO2(N/O) stack栅介质及器件

成功制备了EOT(equivalent oxide thickness)为2.1nm的Si3N4/SiO2(N/O) stack栅介质,并对其性质进行了研究.结果表明,同样EOT的Si3N4/SiO2 stack栅介质和纯SiO2栅介质比较,前者在栅隧穿漏电流、抗SILC性能、栅介质寿命等方面都远优于后者.在此基础上,采用Si3N4/SiO2 stack栅介质制备出性能优良的栅长为0.12μm的CMOS器件,器件很好地抑制了短沟道效应.在Vds=Vgs=±1.5V下,nMOSFET和pMOSFET对应的饱和电流Ion分别为584.3μA/μm和-281.3μA/μm,对应Ioff分别是8.3nA/μm和-1.3nA/μm.     

SoI基微环谐振可调谐滤波器

采用电子束光刻和ICP刻蚀等工艺制作出绝缘体上Si(SoI)基纳米线波导微环谐振(MRR)滤波器,波导截面尺寸为300 nm×320 nm,微环半径为5 μm.测试结果表明,器件的自由频谱宽度(FSR)为16.8nm,1.55μm波长附近的消光比(ER)为18.1 dB.通过对MRR滤波器进行热光调制,在21.4～60...     

得可提升DirEKt Coat^TM技术高度

预见到未来对大批量晶圆粘合剂和涂层应用的需求，得可已三倍增强其获奖DirEKt μm的总厚度差（TTV），有效地满足了薄晶圆产品目前和未来的需求。 具有涂敷25um厚的涂层至150μm薄的晶圆上的能力，DirEKt Coat晶圆背覆涂层技术使加工时间更快并使芯片封装尺寸最大化。传统如涂敷的芯片粘合剂工艺，已不能提供当今大批量制造所需的速度和涂敷精度。     

SiC ICP背面通孔刻蚀研究

介绍了利用ICP设备,使用SF6基气体对4H-SiC衬底进行背面通孔刻蚀的技术。研究了金属刻蚀掩模、刻蚀气体中O2含量的变化、反应室压力、RF功率和ICP功率等各种条件对刻蚀结果产生的影响,重点对刻蚀气体中O2含量和反应室压力两个条件进行了优化。通过对刻蚀结果的分析,得出了适合当前实际工艺的优化条件,实现了厚度为100μm、直径为70μm的SiC衬底GaN HEMT和单片电路的背面通孔刻蚀,刻蚀速率达700nm/min,SiC和金属刻蚀选择比达到60∶1。通过对工艺条件的优化,刻蚀出倾角为75°～90°的通孔。     

提升精细线路蚀刻良率的方法探讨

针对以减成法制作的印制电路板（PCB）在精细线路中存在部分区域良率较差的情况，通过分析电镀铜厚、干膜显影、蚀刻线的均匀性对良率的影响，找出蚀刻后线宽分布与测试板的电镀铜厚度、显影后干膜宽度及蚀刻均匀性之间的关系。根据实测结果，对非均匀的线宽曝光补偿值进行修订优化。通过实验，在20μm铜厚下将25/25μm线路的局部开路/短路良率从40.91%提升到95.45%，整板的开路/短路良率从88.26%提升到93.94%。优化后较大提升了整板的线宽一致性。     

GaAs/Si晶圆片键合偏差及影响因素研究

针对化合物半导体与Si基晶圆异质集成中的热失配问题,利用有限元分析方法开展GaAs半导体与Si晶片键合匹配偏差及影响因素研究,建立了101.6 mm(4英寸)GaAs/Si晶圆片键合匹配偏差评估的三维仿真模型,研究了不同键合结构和工艺对GaAs/Si晶圆级键合匹配的影响,系统分析了键合温度、键合压力、键合介质厚度及摩擦特性等因素对键合偏差影响的规律。结果表明,键合压力和键合层摩擦系数对键合偏差的影响极大,并通过对上述因素的优化,其匹配偏差可控制到3μm以内。     

Efficient Si Nanowire Array Transfer via Bi‐Layer Structure Formation Through Metal‐Assisted Chemical Etching

Nanowires (NWs) have shown great potential for applications in flexible and transparent electronics. The main challenges lie in improving the transfer yield and reducing the cost of NW fabrication. Here, it is shown that a bilayer SiNW structure can spontaneously form during metal‐assisted chemical etching (MaCE). The bilayer structure formation is in turn accompanied by horizontal weak point formation that facilitates efficient nanowire transfer to diverse substrates. A mass‐transport model is developed to explain the bilayer structure and horizontal crack formation effects. Significantly, these results allow repeated SiNW etch/transfer from the same Si wafer, thus potentially greatly reducing the fabrication cost of NW‐based electronics. SiNW array‐based transistors fabricated from two sequential etch/transfer processes using a single wafer are successfully demonstrated on Si and plastic substrates.     

用单片清洗设备进行晶圆背面清洗

晶圆背面的污染降低了半导体器件的成品率,而当器件进入100nm技术节点之后成品率的降低便显得尤为重要。因此,目前众多的器件制造厂家就要求在进行片子正面清洗的同时对其背面也能够实现清洗。由Akrion公司制造的Mach2HP系统就是这样一种单片清洗设备,它具有清洗晶圆正反两面的功能。在起初评价时,设备经过了大量的粒子去除效率的变化。这种大量的变化使我们不能了解这种设备真实的清洗能力。氮化硅(Si3N4)粒子污染的晶片被用以进行粒子去除效率测试。我们发现有Si3N4粒子的晶片引起了背面粒子去除效率的变化。这种含Si3N4粒子的晶片是通过在裸芯片上沉积Si3N4粒子而特意准备的。我们发现,一些较大的Si3N4粒子在晶片清洗时又分解成更小的粒子。如若在清洗之后分解的粒子仍保留在晶片上,它们便会降低晶片总的粒子去除效果。因此,在这些粒子沉积到晶片上之前,这些粒子群需要进一步分解成实际的粒子。经过了解晶片的预习处理,我们实现了这种清洗设备背面清洗效果的评价。     

三维掩膜硅各向异性腐蚀工艺释放微悬空结构

提出了一种新颖的基于三维掩膜的硅各向异性腐蚀工艺,即利用深反应离子刻蚀、湿法腐蚀等常规体硅刻蚀工艺和氧化、化学气相沉积(CVD)等薄膜工艺制作出具有三维结构的氧化硅(SiO2)或氮化硅(Si3N4)薄膜,以该三维薄膜作为掩膜进行各向异性腐蚀,该工艺可以应用于MEMS微悬空结构的制作。利用该工艺成功地在单片n-Si(100)衬底上完成了一种十字梁结构的释放,并对腐蚀的过程和工艺参数进行了研究。     

GaAs和InP基HFET工艺中的选择腐蚀技术

综合了 Ga As和 In P基 HFET工艺中的选择腐蚀技术的有关报道 ,重点介绍了应用 ICP设备和气体组合 BCl3+ SF6 进行异质结材料组合的干法腐蚀实验 ,腐蚀后在显微镜和扫描电镜下观察窗口平整干净、作迁移率测试等与湿法腐蚀的片子相比较没有看出差别 ,适宜用于器件工艺。     

p-GaN ICP刻蚀损伤研究

运用Cl2/N2等离子体系统,系统研究了ICP刻蚀中ICP功率、RF功率、反应室压力和Cl2百分比对p型GaN材料的物理表面形貌和欧姆接触特性的影响.原子力显微镜显示,在文中所用的刻蚀条件范围内,刻蚀并没有引起表面形貌较大的变化,刻蚀表面的均方根粗糙度在1.2nm以下.结果还显示,已刻蚀p-GaN材料的电特性与物理表面形貌没有直观联系,刻蚀后欧姆接触特性变差更多地是因为刻蚀中浅施主能级的引入,使表面附近空穴浓度降低所致.     

硅基片微型通孔加工技术

介绍了硅基片微型通孔的用连及在微机电系统发展中的重要性，从原理、过程、优缺点等方面详细叙述了激光打孔法、湿法刻蚀法、深度反应离子刻蚀法(DRIE）和光辅助电化学刻蚀法(PAECE)等四种硅基片微型通孔的加工方法，并对各种方法进行了比较，提出了各种方法的适用范围。     

一种多晶硅掩膜层湿法去除的改进研究

在集成电路制造工艺中,附着在Si片表面的杂质颗粒一直是影响晶圆良率的重大因素,其中在栅极多晶硅刻蚀后的氮氧化硅(SiON)掩膜层湿法去除工艺中,所使用的热磷酸(H3PO4)湿法刻蚀尤其容易产生杂质颗粒.详细分析了热H3PO4湿法刻蚀中杂质颗粒的形成机理,并且提出三种不同的解决途径,然后通过具体实验数据比较得出解决热H3PO4湿法刻蚀后杂质颗粒问题的最佳方案,为集成电路制造企业提供了理论基础和实践依据.     

Fabrication of cantilever arrays with nano-aperture hollow tips for parallel microplasma etching

For the application of parallel microplasma etching, cantilever arrays with nano-aperture hollow pyramid tips have been successfully fabricated. The SiO₂ cantilever arrays and hollow tips are formed by thermal oxidation on a Si (1 0 0) wafer with pyramid cavities. Due to the stress-dependent nonuniform oxidation, the oxide thickness is about 400 nm at the tip apexes which is much thinner than the 1.2 μm thick sidewalls. Based on these nonuniform oxide hollow tips, nano-apertures of 50-200 nm in diameter are obtained at the apexes after the following 1:10 water-diluted HF isotropic etching. The base widths of the hollow tips are designed to be 50 and 100 μm with the final sidewall thickness of only 600 nm. Consequently, the width-thickness ratio (hollow pyramid tip base width/sidewall thickness) is up to 150:1. Some improvements are made in the fabrication process and these fragile tips are obtained with a product yield of more than 90%. Then, cantilever arrays with hollow tips are released consistently and the bending behavior is discussed. In addition, preliminary experiments and simulations of microplasma generation and extraction confirm the application feasibility of this structure in parallel microplasma etching.     

使用超声搅拌实现精密KOH各向异性体硅腐蚀

对使用超声搅拌和不加搅拌时(100)单晶硅的腐蚀特性进行了研究和对比.使用超声搅拌,可以得到光滑的、无小丘的腐蚀表面,整个硅片腐蚀深度的误差不超过1μm.实验结果表明,该方法可以有效地实现精密KOH各向异性体硅腐蚀.     

用于压电和电容微麦克风的体硅腐蚀相关研究

用溶胶-凝胶法制备的锆钛酸铅压电薄膜的微麦克风和纹膜电容式微麦克风都是基于微电子机械系统技术的硅基单片微麦克风。在其工艺制作过程中,在表面硅微加工之后进行体硅的湿法腐蚀,由此产生了硅片的正面保护和体硅腐蚀的控制等新的工艺问题。从各种正面保护方法和体硅腐蚀自停止技术两方面对这一问题进行了研究和解决。保持了微麦克风具有20~40 mV/Pa的开路灵敏度,并且使圆片级成品率达到70%以上。