CMOS兼容短路阳极，辅助阴极，横向绝缘栅双极晶体管

ＣＭＯＳ兼容短路阳极，辅助阴极，横向绝缘栅双极晶体管＝ＣＭＯＳｃｏｍｐａｔｉｂｌｅｓｈｏｒｔｅｄａｎ－ｏｄｅａｕｘｉｌｉａｒｙｃａｔｈｏｄｅｌａｔｅｒａｌｉｎｓｕｌａｔｅｄｇａｔｅｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒｓ［刊，英］／Ｓａｎｋａｒａ，Ｅ．Ｍ...     

掺HCI栅氧化对MOS结构电特性的影响

研究了栅氧化时掺ＨＣｌ的硅栅ＭＯＳＦＥＴ的ＤＤＳ－ＶＧＳ特性，阈电压和界面态。结果发现，ＨＣｌ掺入栅介质，可使ＩＤＳ－ＶＧＳ曲线正向漂移，ＰＭＯＳＦＥＴ阈电压绝对值减小，ＮＭＯＳＦＥＴ阈电压增大，Ｓｉ／ＳｉＯ２界面态密度下降，采用氯的负电中心和Ｓｉ／ＳｉＯ２界面硅悬挂键的键合模型对实验结果进行了解释。     

掺HCl栅氧化对MOS结构电特性的影响

研究了栅氧化时掺ＨＣｌ的硅栅ＭＯＳＦＥＴ的ＤＤＳ－ＶＧＳ特性、阈电压和界面态．结果发现，ＨＣｌ掺入栅介质，可使ＩＤＳ－ＶＧＳ曲线正向漂移，ＰＭＯＳＦＥＴ阈电压绝对值减小，ＮＭＯＳＦＥＴ阈电压增大，Ｓｉ／ＳｉＯ２界面态密度下降。采用氯的负电中心和Ｓｉ／ＳｉＯ２界面硅悬挂键的键合模型对实验结果进行了解释。     

BF2^＋注入多晶硅栅的SIMS分析

文本采用ＳＩＭＳ技术，分析了ＢＦ２＾＋注入多晶硅栅退火前后Ｆ原子在多晶硅和ＳｉＯ２中的迁移特性，结果表明，８０ｋｅＶ，２×１０＾１５和５×１０＾１５ｃｍ＾－２ＢＦ２＾＋注入多晶硅栅经过９００℃，ｍｉｎ退火后，部分Ｆ原子已扩散到ＳｉＯ２中，Ｆ在多晶硅和ＳｉＯ２中的迁移行为呈现不规则的特性，这归因于损伤缺陷和键缺陷对Ｆ原子的富集作用。     

只有两个外部元件的BiCMOS话音电路

只有两个外部元件的ＢｉＣＭＯＳ话音电路＝ＡＢｉＣＭＯＳｓｐｅｅｃｈｃｉｒｃｕｉｔｗｉｔｈｏｎｌｙｔｗｏｅｘｔｅｒ－ｎａｌｃｏｍｐｏｎｅｎｔｓ［刊，英］／Ｃａｓｔｅｌｌｏ，Ｒ．…ＩＥＥＥＪ．Ｓｏｌｉｄ－ＳｔａｌｅＣｉｒｃｕｉｔｓ．１９９３．２８（７）．...     

Al栅BESOI／CMOS器件的辐照特性

在表层硅厚度约６μｍＢＥＳＯＩ材料上，制备了Ａｌ栅ＣＭＯＳ器件。实验样品消除了纵向寄生结构和困扰ＳＯＩ薄膜器件的背沟效应、边缘效应、Ｋｉｎｋ效应。样品未作抗辐照工艺加固，γ累积辐辐照剂量已达３×１０５ｒａｄ（Ｓｉ）。实验表明，该结构埋层ＳｉＯ２的存在对器件的辐照性能影响不明显。     

6H－SiC反型沟道和掩埋沟道MOS器件的特性

介绍了在宽禁带半导体６Ｈ－ＳｉＣ材料上制作的反型沟道和掩埋沟道栅控二极管及ＭＯＳＦＥＴ。器件的制作采用了热氧化和离子注入技术。因为６Ｈ－ＳｉＣ禁带宽度为３ｅＶ，用ＭＯＳ电容很难测量表面态，故利用栅控二极管在室温条件下来测量表面态。反型沟道器件中电子有效迁移率为２０ｃｍ２／Ｖ．ｓ，而掩埋沟道ＭＯＳＦＥＴ沟道中的体电子迁移率为１８０ｃｍ２／Ｖ．ｓ。掩埋沟道晶体管是第一只ＳｉＣ离子注入沟道器件，也是第一只６Ｈ－ＳｉＣ掩埋沟道ＭＯＳＦＥＴ。     

注F栅介持抗电离辐射损伤机理

对含Ｆ ＭＯＳ结构的抗电离辐射特性和机理进行了系统研究。其结果表明：Ｆ减少工艺过程引入栅介持的Ｅ　’中心缺陷和补偿Ｓｉ／ＳｉＯ２悬挂键的作用,将导致实始氧化物电荷和界面态密度的下降;栅ＳｉＯ２中的Ｆ主要以Ｆ离子和Ｓｉ－Ｆ结键的方式存在;含Ｆ栅介质中部分Ｓｉ－Ｆ键替换Ｓｉ－Ｏ应力键而使Ｓｉ／ＳｉＯ２界面应力得到释放,以及用较高键能的Ｓｉ－Ｆ键替换Ｓｉ－Ｈ弱键的有益作用是栅介质辐射敏感降低的根本原因;     

优化双极器件的改善BiCMOS电路延迟的CAD方法

优化双极器件的改善ＢｉＣＭＯＳ电路延迟的ＣＡＤ方法＝ＡＣＡＤｐｒｏｃｅｄｕｒｅｆｏｒｏｐｔｉｍｌｚｉｎｇｂｉｐｏｌａｒｄｅｖｉｃｅｓｒｅｌａｔｉｖｅｔｏＢｉＣＭＯＳｃｉｒｃｕｉｔｄｅｌａｙ［刊．英］／Ｄｅｓ－ｏｕｋｌ．Ａ，Ｓ．…ＩＥＥＥＴｒａｎｓ．Ｃ...     

CMOS／SIMOX和CMOS／BESOI的γ射线辐照特性比较

用薄膜ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩＭｐｌａｎｔａｔｉｏｎｏｆＯＸｙｇｅｎ）、厚膜ＢＥＳＯＩ（ｆｆｅｎｄｉｎｇａｎｄＥｔｃｈ－ｂａｃｋＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）和体硅材料制备了ＣＭＯＳ倒相器电路，并用６０Ｃｏγ射线进行了总剂量辐照试验。在不同偏置条件下，经不同剂量辐照后，分别测量了ＰＭＯＳ、ＮＭＯＳ的亚阈特性曲线，分析了引起ＭＯＳＦＥＴ阈值电压漂移的两种因素（辐照诱生氧化层电荷和新生界面态电荷）。对ＮＭＯＳ／ＳＩＭＯＸ，由于寄生背沟ＭＯＳ结构的影响，经辐照后背沟漏电很快增大，经３００Ｇｙ（Ｓｉ）辐照后器件已失效。而厚膜ＢＥＳＯＩ器件由于顶层硅膜较厚，基本上没有背沟效应，其辐照特性优于体硅器件。最后讨论了提高薄膜ＳＩＭＯＸ器件抗辐照性能的几种措施。     

浮栅器件栅耦合系数修正的探讨

提取浮栅器件栅耦合率的方法一般都是针对不可忽略的沟道耦合现象进行修正.对这些方法进行了比较、分析发现,对于短沟道浮栅器件,会由于参考器件存在明显的DIBL/SIBL效应,使提取的源、漏耦合系数偏大产生了很大的误差.提出了一种对亚阈值斜率法提取浮栅器件栅耦合系数的修正方法,结合了DIBL/SIBL效应因子,基于亚阈值斜率之比来较简单地实现更精确的近似,得到的栅耦合系数与设计值吻合较好,误差在2%以内,表明此修正法是合理且精确的.     

Al栅a—Si TFT栅绝缘膜研究

Ａｌ栅可明显降低ＡＭ－ＬＣＤ中ａ－Ｓｉ ＴＦＴ矩阵的栅总线电阻及栅脉冲信号延迟，有利于提高高密显示屏的开口率与图像质量。本文详细分析了Ａｌ栅的阳极氧化技术，获得了适于ａ－Ｓｉ ＴＦＴ复合栅的Ａｌ２Ｏ３栅绝缘材料。     

Gate CD Control Considering Variation of Gate and STI Structure

We developed a fab-wide advanced process control system to control the critical dimension (CD) of gate electrode length in semiconductors. We also developed a model equation that predicts the gate CD by considering the structures of gate electrode and shallow trench isolation. This prediction model was also used to perform a factor analysis of gate CD variation. The effectiveness of the model in controlling feedforward was evaluated by both simulation and experiment. The CD variation of the wafers was improved from 8.9 nm in its 3 sigma without control to 3.5 nm with lot-to-lot feedforward control.     

3.4nm超薄SiO2栅介质的特性

用LOCOS工艺制备出栅介质厚度为3.4nm的MOS电容样品,通过对样品进行I-V特性和恒流应力下V-t特性的测试,分析用氮气稀释氧化法制备的栅介质的性能,同时考察了硼扩散对栅介质性能的影响.实验结果表明,制备出的3.4nm SiO₂栅介质的平均击穿场强为16.7MV/cm,在恒流应力下发生软击穿,平均击穿电荷为2.7C/cm².栅介质厚度相同的情况下,P⁺栅样品的击穿场强和软击穿电荷都低于N⁺栅样品.     

Modeling of Gate Tunneling Current for Nanoscale MOSFETs with High-k Gate Stacks

介绍了一种纳米MOSFET(场效应管)栅电流的统一模型,该模型基于Schrodinger-Poisson方程自洽全量子数值解,特别适用于高k栅介质和多层高k栅介质纳米MOSFET.运用该方法计算了各种结构和材料高k介质的MOSFET栅极电流,并对pMOSFET和nMOSFET高k栅结构进行了分析比较.模拟得出栅极电流与实验结果符合,而得出的优化氮含量有待实验证实.     

高k栅介质纳米MOSFET栅电流模型

介绍了一种纳米MOSFET(场效应管)栅电流的统一模型,该模型基于Schrodinger-Poisson方程自洽全量子数值解,特别适用于高k栅介质和多层高k栅介质纳米MOSFET.运用该方法计算了各种结构和材料高k介质的MOSFET栅极电流,并对pMOSFET和nMOSFET高k栅结构进行了分析比较.模拟得出栅极电流与实验结果符合,而得出的优化氮含量有待实验证实.     

氮注入多晶硅栅对超薄SiO_2栅介质性能的影响

p+ 多晶硅栅中的硼在 Si O2 栅介质中的扩散会引起栅介质可靠性退化 ,在多晶硅栅内注入 N+ 的工艺可抑制硼扩散 .制备出栅介质厚度为 4 .6 nm的 p+栅 MOS电容 ,通过 SIMS测试分析和 I- V、C- V特性及电应力下击穿特性的测试 ,观察了多晶硅栅中注 N+工艺对栅介质性能的影响 .实验结果表明 :在多晶硅栅中注入氮可以有效抑制硼扩散 ,降低了低场漏电和平带电压的漂移 ,改善了栅介质的击穿性能 ,但同时使多晶硅耗尽效应增强、方块电阻增大 ,需要折衷优化设计 .     

门电路参数对互连线时延影响的仿真研究

文章推广了Wang氏RC梯形电路模型，对互连线阶跃响应上升时间与门电路参数的关系进行了仿真研究，给出了定量结果。门电路参数有输出电阻、输入电阻和电容。     

Gate protection of MIS devices

Gate shorts caused by electrical breakdown of the gate dielectric are a major yield and reliability problem for MOS transistors and integrated circuits. Diodes or diffused resistors with breakdown voltages of about 40 V can be used to protect the gate from high voltage transients or static discharges. This paper provides a uniform approach to gate protection. It is shown theoretically that in order to obtain effective gate protection: the protecting device should have a low dynamic resistance in breakdown; the breakdown voltage of the protecting device should be above, but close to, the maximum gate operating voltage; and protection by a diffused resistor in series with the gate is much more effective than by a diode in parallel with the gate. It is shown experimentally that, compared to the widely used fieldplate-induced breakdown, breakdown due to reach-through to a highly doped substrate provides: a dynamic resistance that is almost two orders of magnitude lower; reasonable control of the breakdown voltage; much better protection against simulated static discharges. Since under pilot line conditions no adverse effects on performance or yield have been observed, reach-through breakdown devices seem to improve gate protection decisively without any coincident disadvantages.     

先栅工艺中高K/双金属栅集成研究新进展

随着高K、金属栅材料引入到CMOS工艺,高K/双金属栅的集成已成为研究热点.利用多晶硅回刻和摻杂结合两步全硅化工艺的方案,可实现低功耗和高性能电路的高K与双FUSI金属栅的集成.采用淀积-刻蚀-再淀积、双高K双金属栅的集成方案,也可实现高K与双金属栅的集成.为缓解费米能级钉扎效应,通过盖帽层或离子注入技术对高K或金属栅掺杂,可得到具有带边功函数的高K/双金属栅集成.多晶硅/金属栅复合结构为高K与双金属栅的集成提供了更灵活的选择.