基于RHBD技术CMOS锁存器加固电路的研究

对基于RHBD技术CMOS D锁存器抗辐射加固电路设计技术进行了研究,并对其抗单粒子效应进行了模拟仿真.首先介绍了基于RHBD技术的双互锁存储单元(DICE)技术,然后给出了基于DICE结构的D锁存器的电路设计及其提取版图寄生参数后的功能仿真,并对其抗单粒子效应给出了模拟仿真,得出了此设计下的阈值LET,仿真结果表明:基于DICE结构的D锁存器具有抗单粒子效应的能力.     

单粒子翻转加固锁存器分析与辐照试验验证

对目前基于软错误屏蔽、施密特触发及双互锁单元结构的几种单粒子翻转加固锁存器进行分析,并从面积、延时、功耗和抗单粒子翻转能力等方面进行综合比较。着重剖析了DICE结构的多节点翻转特性,研究了敏感节点隔离对抗单粒子翻转能力的影响,设计了测试芯片,并进行了辐照试验验证。辐照试验结果表明,相比于其他加固锁存器结构,DICE结构的单粒子翻转阈值最高,翻转截面最低,功耗延时积最小。当敏感节点隔离间距由0.21 μm增大到2 μm时,DICE结构的单粒子翻转阈值增大157%,翻转截面减小40%,面积增大1倍。在DICE结构中使用敏感节点隔离可有效提高抗单粒子翻转能力,但在具体的设计加固中,需要在抗辐照能力、面积、延时和功耗之间进行折中考虑。     

基于DICE结构的SRAM抗辐照加固设计

存储单元的加固是SRAM加固设计中的一个重要环节。经典DICE单元可以在静态情况下有效地抗单粒子翻转,但是动态情况下抗单粒子翻转能力较差。提出了分离位线的DICE结构,使存储单元在读写状态下具有一定的抗单粒子效应能力。同时,对外围电路中的锁存器采用双模冗余的方法,解决锁存器发生SEU的问题。该设计对SRAM进行了多方位的加固,具有很强的抗单粒子翻转能力。     

一种抗单粒子多节点翻转的存储单元

为解决纳米CMOS工艺下单粒子多节点翻转的问题,提出了一种加固存储单元(RH-12T)。在Quatro-10T存储单元基础上对电路结构进行改进,使存“0”节点不受高能粒子入射的影响,敏感节点对的数目是晶体管双立互锁(DICE)存储单元的一半。基于敏感节点对分离和SET缩减原理,进行了加固存储单元版图设计。在相同设计方法下,该存储单元的敏感节点间距是DICE存储单元的3倍。抗SEU仿真结果表明,该存储单元具备单节点翻转全加固能力。全物理模型单粒子瞬态仿真结果表明,该存储单元的线性能量转移 (LET)翻转阈值为DICE存储单元的2.8倍,能有效缓解单粒子多节点翻转的问题。     

改进DICE结构的D触发器抗SEU设计

基于DICE结构主-从型D触发器的抗辐照加固方法的研究,在原有双立互锁存储单元(DICE)结构D触发器的基础上改进电路结构,其主锁存器采用抗静态、动态单粒子翻转(SEU)设计,从锁存器保留原有的DICE结构。主锁存器根据电阻加固与RC滤波的原理,将晶体管作电阻使用,使得电路中存在RC滤波,通过设置晶体管合理的宽长比,使其与晶体管间隔的节点的电平在SEU期间不变化,保持原电平状态,从而使电路具有抗动态SEU的能力。Spectre仿真结果表明,改进的D触发器既具有抗动态SEU能力,又保留了DICE抗静态SEU较好的优点,其抗单粒子翻转效果较好。     

基于DICE结构的主-从型抗辐照触发器设计

基于双互锁存储单元(DICE)结构,采用TSMC 0.18μm体硅CMOS工艺,设计了一个带复位和清零端的主一从型抗辐照触发器.通过将数据存放在不同的节点以及电路的恢复机制,使单个存储节点具有抗单粒子翻转的能力.采用多种改进设计,增强抗单粒子瞬态脉冲(single event transient,SET)的能力,并且降低了电路功耗.通过Spectre仿真,测试了触发器的抗单粒子翻转(single event upset,SEU)能力,确定了版图设计规则.采用新颖的3倍高度的版图布置及环栅NMOS结构,消除了总剂量效应;采用双保护环,降低了单粒子闩锁效应;最终完成了全方位抗辐照的触发器电路设计.     

基于分离位线DICE结构的SRAM存储单元版图抗辐射设计

在SRAM加固设计中,存储单元的版图抗辐射设计起着重要的作用。基于分离位线的双互锁存储单元（DICE）结构,采用0.18μm体硅工艺,根据电路功能、结构和抗辐射性能,设计了一种新的NMOS隔离管的SRAM存储单元版图结构。根据分析结果,SRAM存储单元在确保存储单元功能的前提下,具备抗总剂量效应、抗单粒子翻转和抗单粒子闩锁效应,同时可实现单元面积的最优化。     

DICE加固结构触发器的重离子实验研究

摘 要：基于0.18μm工艺平台,对双互锁存储单元（Double Interlocked Storage Cell,DICE）结构的触发器电路进行重粒子试验,重点验证单粒子效应（Single Event Effect,SEE）中的单粒子翻转（Single Event Upset,SEU）对体硅CMOS工艺器件及电路的影响。对比分析不同频率、不同驱动能力、不同版图结构和不同电压这四种情况下的辐照数据,验证电路抗辐照性能的有效性。实验结果表明：在实际工作中合理考虑DICE触发器的工作频率、工作电压、版图面积、节点驱动等因素,可满足航空航天应用的需求。     

一种新颖高效抗SEU/SET锁存器设计

随着工艺技术的发展,集成电路对单粒子效应的敏感性不断增加,因而设计容忍单粒子效应的加固电路日益重要.提出了一种新颖的针对单粒子效应的加固锁存器设计,可以有效地缓解单粒子效应对于电路芯片的影响.该锁存器基于DICE和C单元的混合结构,并采用了双模冗余设计.SPICE仿真结果证实了它具有良好的抗SEU/SET性能,软错误率比M.Fazeli等人提出的反馈冗余锁存器结构减少了44.9%.与经典的三模冗余结构比较,面积开销减少了28.6%,功耗开销降低了超过47%.     

一种抗单粒子全加固D触发器的设计

采用当前成熟的两种抗单粒子翻转锁存器构成了主从D触发器,在D触发器加固设计中引入了时钟加固技术,对输出也采用了加固设计。仿真对比显示本设计的加固效果优于国内同类设计。     

基于DICE结构的抗辐射SRAM设计

空间应用的SRAM必须具备抗辐射加固能力.介绍了SRAM工作原理与双互锁存储单元(DICE)技术,给出了基于DICE结构的SRAM存储单元的电路设计、版图设计及其功能仿真.在SMIC 0.13μm工艺下,应用HSPICE进行单粒子效应模拟,与传统6T CMOS SRAM相比,基于DICE结构的SRAM在相同工艺条件下抗辐照能力有显著的提高.     

DICE型D触发器三模冗余实现及辐照实验验证

分析了三模冗余(TMR)型D触发器和双互锁存储单元(DICE)型D触发器各自的优点和缺点,基于三模冗余和双互锁存储单元技术的(TMRDICE)相融合方法,设计实现了基于双互锁存储单元技术的三模冗余D触发器。从电路级研究了TMRDICE型D触发器抗单粒子翻转的性能,与其他传统类型电路结构的D触发器进行了抗单粒子翻转性能比较,并通过电路仿真和辐照实验进行了验证。仿真结果表明,TMRDICE型D触发器的抗单粒子翻转性能明显优于传统的普通D触发器、TMR型D触发器和DICE型D触发器。辐照实验结果表明,TMRDICE型D触发器具有最小的翻转截面。     

一种低开销加固锁存器的设计

针对单粒子翻转问题,设计了一种低开销的加固锁存器。在输出级使用钟控C单元,以屏蔽锁存器内部节点的瞬态故障;在输出节点所在的反馈环上使用C单元,屏蔽输出节点上瞬态故障对电路的影响;采用了从输入节点到输出节点的高速通路设计,延迟开销大幅降低。HSPICE仿真结果表明,相比于FERST,SEUI,HLR,Iso-DICE锁存器,该锁存器的面积平均下降23.20%,延迟平均下降55.14%,功耗平均下降42.62%。PVT分析表明,该锁存器的性能参数受PVT变化的影响很小,性能稳定。     

基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力.     

一种高性能低功耗SEU免疫锁存器

为了缓解瞬态故障引发的软错误,提出一种对单粒子翻转完全免疫的加固锁存器。该锁存器使用4个输入分离的反相器构成双模互锁结构,使用具有过滤瞬态故障能力的C单元作为输出级,采用快速路径设计和钟控设计以提升速度和降低功耗。Hspice仿真结果表明,该电路结构没有未加固节点,所有节点都具有自恢复能力,适用于门控时钟电路。相比于SIN-LC,Cascode ST,FERST,TMR和SEUI加固等类型的锁存器,该锁存器的延迟、功耗、功耗延迟积平均下降82.72%,25.45%,84.24%。此外,该电路结构受工艺角、供电电压和温度扰动的影响较小。     

一种低开销的三点翻转自恢复锁存器设计

随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性。为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL)。该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构。利用C单元的阻塞特性和交叉互锁连接方式,任意3个内部节点发生翻转后,瞬态脉冲在锁存器内部传播,经过C单元多级阻塞后会逐级消失,确保LC-TNURL锁存器能够自行恢复到正确逻辑状态。详细的HSPICE仿真表明,与其他三点翻转加固锁存器(TNU-Latch, LCTNUT, TNUTL, TNURL)相比,LC-TNURL锁存器的功耗平均降低了31.9%,延迟平均降低了87.8%,功耗延迟积平均降低了92.3%,面积开销平均增加了15.4%。相对于参考文献中提出的锁存器,LC-TNURL锁存器的PVT波动敏感性最低,具有较高的可靠性。     

一种基于三联锁结构的单粒子翻转加固锁存器

本文提出了一种基于三联锁结构的单粒子翻转加固锁存器。该锁存器使用保护门和反相器在其内部构建三路反馈,以此获得对发生在任一电路节点上的单粒子效应的自恢复能力,有效抑制由粒子轰击半导体引发的电荷沉积带来的影响。本文在详细分析已报道的三种抗辐射锁存器结构可靠性的基础上,针对其在单粒子效应作用下,或单粒子效应和耦合串扰噪声的共同作用下依然可能发生翻转的问题,指出本文提出的锁存器可通过内部的三联锁结构对上述问题进行有效的消除。所有结论均得到电路级单粒子效应注入仿真结果,以及基于经典串扰模型模拟串扰耦合和单粒子效应共同作用的仿真结果的支持和验证。     

一种低开销的三点翻转自恢复锁存器设计

随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性.为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL).该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构.利用C单元的阻塞特性和交叉互锁连接方式,任意3个内部节点发生翻转后,瞬态脉冲在锁存器内部传播,经过C单元多级阻塞后会逐级消失,确保LC-TNURL锁存器能够自行恢复到正确逻辑状态.详细的HSPICE仿真表明,与其他三点翻转加固锁存器(TNU-Latch,LCTNUT,TNUTL,TNURL)相比,LC-TNURL锁存器的功耗平均降低了31.9％,延迟平均降低了87.8％,功耗延迟积平均降低了92.3％,面积开销平均增加了15.4％.相对于参考文献中提出的锁存器,LC-TNURL锁存器的PVT波动敏感性最低,具有较高的可靠性.     

基于C单元反馈回路的容SEU锁存器设计

随着电子技术的不断发展,集成电路的特征尺寸不断缩小,导致电路对宇宙高能粒子引发的单粒子翻转愈发敏感。提出了一种对单粒子翻转完全免疫的抗辐射加固锁存器。该锁存器利用具有过滤功能的C单元构建反馈回路,并在锁存器末端使用钟控C单元来阻塞传播至输出端的软错误。HSPICE仿真结果显示,在与TMR锁存器同等可靠性的情况下,该锁存器面积下降50%,延迟下降92%,功耗下降47%,功耗延迟积下降96%。     

32×32位三端口寄存器堆的加固设计

为了克服集成电路在辐射环境下所受的影响,在SMIC0．18μm工艺下,设计一款应用于LEON3处理器核中的加固的32X32位三端口寄存器堆．存储单元内部采用改进的双向互锁存储单元（DICE）N,外围组合电路采用C-element结构．电路模拟结果表明,室温条件下,工作电压为1．8V,寄存器堆工作在200MHz时,能够实现两读一写的功能,并能同时消除单粒子翻转（SEu）和单粒子瞬态（sET）效应．与汉明码加固方式相比,该方法具有较高的抗辐射能力和较快的速度．