一种基于轮流扫描捕获的低功耗低费用BIST方法

过高的测试功耗和过长的测试应用时间是基于伪随机内建自测试(BIST)的扫描测试所面临的两大主要问题.提出了一种基于扫描子链轮流扫描捕获的BIST方法.在提出的方法中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获,有效地降低了扫描移位和响应捕获期间扫描单元的翻转频率.同时,为检测抗随机故障提出了一种适用于所提出测试方法的线性反馈移位寄存器(LFSR)种子产生算法.在ISCAS89基准电路上进行的实验表明,提出的方案不但降低约(N-1)?N的平均功耗和峰值功耗,而且显著地减少随机测试的测试应用时间和LFSR重播种的种子存储量.     

双核SoC芯片扫描链测试设计与实现

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路。根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案：利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路。扫描链测试支持固定型故障测试和时延相关故障测试。针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试。采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。     

一种有效的低功耗扫描测试结构——PowerCut

扫描测试是超大规模集成电路测试中最常用的一种技术.但在扫描测试过程中,扫描单元的频繁翻转会引起电路中过大的测试功耗,这对电路测试提出了新的挑战.提出了一种新颖的低功耗全扫描结构--PowerCut,通过对扫描链的修改,加入阻隔逻辑,有效降低扫描移位过程中的动态功耗,同时加入控制单元,使电路在扫描移位过程时进入低漏电流状态,降低了电路的静态功耗.实验表明该结构在较小的硬件开销范围内有效地减小了扫描测试功耗.     

FPGA芯片中边界扫描电路的设计实现

应用在FPGA芯片中的边界扫描电路侧重于电路板级测试，兼顾芯片功能测试，同时提供JTAG下载方式。FPGA芯片的规模越来越大，引脚数目越来越多，边界扫描单元也随之相应增加。在此情况下，边界扫描电路设计时为了避免移入错误数据，对时钟偏差提出了很高的要求。同时，由于扫描链包含大量的边界扫描单元，在板级测试时，大大降低了有效测试速率。针对这两个问题，提出了对边界扫描单元的改进方式，改进后的边界扫描电路不仅可实现测试、编程功能，而且大大提高了电路抗竞争能力，保证电路正常工作。改进后的电路使边界扫描寄存器链的长度可以改变，使有效测试速率提高了20倍左右。     

基于SQLite的边界扫描互连测试矢量生成设计

互连测试是边界扫描技术的主要内容之一,在分析IEEE1149.1的基础上,给出一种基于嵌入式开源数据库SQLite的边界扫描测试系统中互连测试矢量生成的设计;利用SQLite数据库中存储的被测电路的扫描链路信息和器件等信息,得到扫描粗链并进一步形成扫描细链;利用可测网络信息结合测试算法产生测试矢量;最终将测试矢量在扫描细链上对扫描单元赋值即得到扫描链的互连测试矢量集;测试结果表明,该设计可快速生成测试矢量而缩短测试时间,具有较好的应用前景.     

基于TSP的低功耗低费用测试方法

扫描链阻塞技术可以有效地降低电路测试时的峰值和平均功耗,但是扫描测试应用时间有所增加。为了解决这一问题,通过有效利用测试向量之间的相容性,提出一种基于TSP问题的降低测试应用时间的方法。实验结果表明,该方法能够较大幅度地降低测试应用时间。     

环形链轮询复用测试端口的高效测试结构

测试结构设计是集成电路（IC）测试的基础问题也是关键问题,而设计满足当代IC需求的测试结构对降低芯片成本、提高产品质量、增加产品竞争力具有十分重要的意义,为此提出了环形链轮询复用测试端口的测试结构RRR Scan。该结构将扫描触发器设计成多个环形链,环形链可工作于隐身模式、循环移位模式和直链扫描模式。循环移位模式实现了测试数据的重用,可减小测试集规模;隐身模式则可缩短测试数据移位路径,大幅降低测试移位功耗,因此该结构是具有数据重用和低功耗性质的通用测试结构。另外,该结构可将物理上相近的扫描单元设置于同一环形链内,布线代价不大。隐身模式使得测试数据的移位路径长度和时延均有所减小。实验结果表明,RRR Scan结构可大幅降低测试移位功耗,对于S13207电路,其移位功耗仅为扫描直链的0.42%。     

基于边界扫描的板级测试向量自动生成

针对现有测试向量存在的不足,提出一种可施加到电路板扫描链上的测试向量自动生成方法,该方法利用被测电路的网络表文件和边界扫描描述语言文件,获取器件互连关系、边界扫描信息及扫描链路结构,结合测试算法生成板级测试向量,根据扫描链数目及连接关系将其扩展并生成可施加到扫描链上的链路级测试向量。实验结果表明,该方法能检测被测电路中多条扫描链的固定0、固定1、短路和开路故障,为测试系统提供了实用高效的测试向量。     

单链扫描可测性设计中存储元件的排序

本文提出了扫描设计中存储元件在扫描链中的最优排序方法，采用交迭测试体制和区间法能快速求出最优解，对于确定的测试向量集，用该方法的构造的扫描链能使电路总的测试时间最少。     

基于LSSD的Cache电路的扫描测试设计

在扫描测试设计时,因电路行为的不同需采用不同的扫描单元,LSSD(level-sensitive scan design)正是一种非常适合于电平敏感型电路的扫描单元,但在时钟控制相对复杂的电路中仅采用标准LSSD单元来完成整个扫描测试设计是不够的.在经过对LSSD扫描测试原理进行深入研究后,结合某32位RISC CPU中的Cache电路的行为特点,对标准LSSD扫描单元做了重新设计,并获得了较高的测试覆盖率和故障覆盖率.     

三维IP核绑定前后总测试时间的优化方法

为了减少三维IP（Intellectual Property）核绑定前和绑定后的测试总时间,提出了一种测试外壳扫描链优化方法。方法首先将三维IP核的所有扫描元素投影到一个平面上,用BFD算法将扫描元素分配到各条测试外壳扫描链,以减少绑定后的测试时间。再用提出的AL（Allocate Layer）算法将扫描元素分配到各层电路中,使得绑定前各条测试外壳扫描链的长度也能够平衡,以减少绑定前的测试时间和TSVs数量,并且AL算法能够使得各层电路所含的扫描元素总长度也尽可能的相等。实验结果表明,与国际上已有的方法相比,所提方法绑定前和绑定后的测试总时间减少了3.17%~38.18%,并且三维IP核各层电路所含的扫描元素总长度更加均衡。     

3D SoC并行测试中TAM调度优化设计

提出了一种在功耗及测试并行性约束下三维片上系统（System on Chip,SoC）绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制（Test Access Mechanism,TAM）资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块。在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,所提方法与现有方法相比更有效地降低了测试时间。     

扫描设计中扫描链的优化

提出了扫描法可测性设计中扫描链的优化方法。采用交迭测试体制和区间法能快速求出最优解。对于确定的测试向量集，用该方法构造的扫描链能使电路总的测试时间最少。     

基于测试向量压缩的多核并行测试

首先整合多个被测芯核的测试集,合并重叠的测试向量以减少测试向量个数,从而缩短了测试应用时间,测试应用时采用总线广播的形式实现并行测试;然后应用多扫描链相容压缩和距离标记方法压缩测试数据,多扫描链相容压缩后,测试向量宽度规则减小,且距离标记法可进一步有效地压缩测试数据量.该方法数据压缩效率高,测试应用时间短,与其他并行测试方法相比具有测试控制过程简单和硬件开销小的突出优点.     

基于改进变异树的工控协议模糊测试用例生成方法

针对现有应用层工控协议在模糊测试过程中用例冗余度高、测试效率低和随机性强等问题,提出一种基于改进变异树的测试用例生成方法。该方法将协议样本数据序列进行树结构化,同时提取协议规约中字段优先级信息,并利用其有效地控制树中各节点属性值的变异程度,从而达到降低测试成本、提高测试效率以及增大发掘漏洞几率的目的。实验结果表明,该测试用例生成方法对提高协议模糊测试性能具有显著的优化效果和漏洞检测能力。     

针对多时钟扫描测试的可测性设计方法

在数字集成电路设计和生产中，基于扫描的测试方法是重要的可测性设计(design-for-test)技术．在多时钟的扫描测试设计中，不同时钟域之间信号的交叉会增加测试矢量的数目，从而增加了测试的成本．采用新的可测性设计方法，在扫描测试时用多路选通器隔断时钟域之间的交叉信号，使得原来处于不同捕获时钟组的时钟被分配到相同的时钟组中，在故障覆盖率基本不变的同时，减少测试矢量，降低测试成本．经实验验证，文中新的可测性设计方法可以明显地减少测试矢量数目，而且便于在RTL级加入。     

嵌入式网卡芯片设计及其低功耗DFT技术考虑

针对目前应用于信息家电的以太网多芯片解决方案具有成本高、性能较低等问题,文章设计实现了一款以太网控制SoC单芯片。同时,为了获得较低的测试功耗,进行了可测试技术的低功耗优化。该芯片采用TSMC0．25／μm 2P4M CMOS工艺流片,裸片面积为4．8×4．6mm^2,测试结果表明,该嵌入式以太网控制SoC芯片的故障覆盖率可达到97％,样片的以太网数据包最高吞吐量可以达到7Mbits／s。