一种CMOS视频D/A转换器的设计与应用

提出了一种10位200 MHz CMOS电流舵视频D/A转换器(DAC)实现电路。权衡线性度、功耗、面积以及弱化毛刺等因素,该DAC的高6位采用单位译码矩阵,低4位采用二进制加权阵列。采用新型开关策略,进一步提高单位译码矩阵的线性度;设计带平滑电路的电流源与差分开关电路,以提高动态性能。整个芯片采用新加坡特许半导体公司3.3 V工作电压、0.35μm2P2M CMOS工艺制造。DAC的面积为1.26 mm×0.78 mm,其积分非线性误差和微分非线性误差均小于±0.2 LSB。     

12位80MHz采样率具有梯度误差补偿的CMOS电流舵D/A转换器实现

提出了一种12位80MHz采样率具有梯度误差补偿的电流舵D/A转换器实现电路.12位DAC采用分段式结构,其中高8位采用单位电流源温度计码DAC结构,低4位采用二进制加权电流源DAC结构,该电路中所给出的层次式对称开关序列可以较好地补偿梯度误差.该D/A转换器采用台湾UMC 2层多晶硅、2层金属(2P2M)5V电源电压、0.5μm CMOS工艺生产制造,其积分非线性误差小于±0.9LSB,微分非线性误差小于±0.6LSB,芯片面积为1.27mm×0.96mm,当采样率为50MHz时,功耗为91.6mW.     

12位80MHz采样率具有梯度误差补偿的CMOS电流舵D/A转换器实现

提出了一种12位80 MHz采样率具有梯度误差补偿的电流舵D/ A转换器实现电路.12位DAC采用分段式结构,其中高8位采用单位电流源温度计码DAC结构,低4位采用二进制加权电流源DAC结构,该电路中所给出的层次式对称开关序列可以较好地补偿梯度误差.该D/ A转换器采用台湾U MC 2层多晶硅、2层金属(2 P2 M) 5 V电源电压、0 .5μm CMOS工艺生产制造,其积分非线性误差小于±0 .9L SB,微分非线性误差小于±0 .6 L SB,芯片面积为1.2 7mm×0 .96 m m ,当采样率为5 0 MHz时,功耗为91.6 m W.     

基于InP HBT工艺的12位8GSps超高速数模转换器设计

设计了一种基于0.7μm的In P HBT工艺设计的12位8GSps的电流舵型数模转换器(DAC)。采用双采样技术,将输出采样率提高为时钟频率的两倍。并且将双采样开关与电流开关分离以减小码间串扰。借鉴常开电流源法改进了电流源开关结构。新的结构增大了输出阻抗和稳定性,抑制了谐波失真,提高了芯片动态性能。通过仿真结果得到,这款芯片功耗2.45 W,实现了0.4 LSB的微分非线性误差(DNL)和0.35 LSB的积分非线性误差(INL)。低频下无杂散动态范围(SFDR)为71.53 d Bc,信号频率接近奈奎斯特频率时最差的SFDR为50.54 d Bc。在整个第一奈奎斯特域内,SFDR都大于50 d Bc,满足高端测试仪器的应用要求。     

一种带分段随机温度计码的10位电流舵数模转换器

介绍了一种基于分段随机温度计码的动态匹配算法。该算法可以有效抑制电流源失配造成的谐波失真,因此可以降低对电流源匹配的需求。在此算法基础上,针对芯片面积,优化了电流源尺寸选取与分段位数的选择。在SMIC 0.13μm CMOS工艺中实现了一款10位电流舵数模转换器(Digial-to-analog converter,DAC),单通道的面积为0.05mm2。测试结果显示,微分非线性(Differential non-linearity,DNL)与积分非线性(Integral nonlinearity,INL)分别为0.58LSB和0.56LSB,无杂散动态范围(Spurious free dynamic range,SFDR)最高可达80dBc。单通道DAC在1.2V数字/模拟电源电压下整体功耗小于3mW。     

一种带分段随机温度计码的10位电流舵数模转换器北大核心CSCD

介绍了一种基于分段随机温度计码的动态匹配算法。该算法可以有效抑制电流源失配造成的谐波失真,因此可以降低对电流源匹配的需求。在此算法基础上,针对芯片面积,优化了电流源尺寸选取与分段位数的选择。在SMIC 0.13μm CMOS工艺中实现了一款10位电流舵数模转换器(Digial-to-analog converter,DAC),单通道的面积为0.05mm2。测试结果显示,微分非线性(Differential non-linearity,DNL)与积分非线性(Integral nonlinearity,INL)分别为0.58LSB和0.56LSB,无杂散动态范围(Spurious free dynamic range,SFDR)最高可达80dBc。单通道DAC在1.2V数字/模拟电源电压下整体功耗小于3mW。     

一款基于0.18μm CMOS工艺的16位2GHz带数字校正技术的数-模转换器

本文呈现了一款基于0.18?m CMOS工艺的采样率为2GSPS的16位数模转换器。此DAC采用数字域分时复用的系统架构,利用双通道LVDS接口接收数据,采用模拟DLL技术来满足LVDS数据初始相位与数据采样时钟相位关系的时序要求,设计FIFO吸收“数据时钟”和“DAC系统时钟”的相位误差,采用延迟控制器调节高速数字域时钟和模拟域时钟之间的相位关系,从而获得2GHz的采样率。同时,针对高位电流源失配设计后台数字校正。芯片测试结果显示,该DAC在模拟输出36MHz基波时的宽带SFDR达到74.02dBc,采用数字校正技术后D/A转换器的DNL小于±3.0LSB,INL小于±4.3LSB。     

一种用于电流舵DAC的开关顺序优化技术

提出了一种用于电流舵DAC的开关顺序优化技术。首先,将高位电流源阵列拆分成四个部分并位于四个象限中,在每个象限中采用开关顺序优化技术消除电流源阵列由PVT变化而带来的二阶梯度幅值误差;其次,对开关顺序优化后的电流源阵列根据幅值变化进行排序并重组,形成最终的电流源及开关顺序,消除了一阶梯度幅值误差和其他残余误差。与常规开关顺序优化技术相比,该技术能更有效地降低幅值误差,提高了DAC的静态性能。为了验证提出的开关顺序优化技术,基于40 nm CMOS工艺制作了一个12位200 MS/s采样频率的电流舵DAC。测试结果表明,实施开关顺序优化技术的DAC的INL、DNL分别从0.63 LSB、0.37 LSB降低到0.54 LSB、0.25 LSB。     

一种13.22 fJ 12位 200 MS/s电流舵DAC

采用55 nm CMOS工艺,设计了一个12位电流舵DAC。根据Matlab建模结果,确定电流舵DAC采用“6+3+3”的分段结构,这种分段结构使得版图面积和微分非线性(DNL)均较小;共源共栅电流源有效提高了电流源的输出阻抗;开关结构中的MOS电容减小了信号馈通效应的影响;与电流源栅端相连的电容稳定了电流源的偏置电压。基于以上特点,在未采用静态和动态校准技术的情况下,电流舵DAC能得到较好的性能指标。后仿真结果表明,采样率为200 MS/s、输入信号频率为1.07 MHz时,在25 ℃、TT工艺角下,该DAC的无杂散动态范围(SFDR)为78.62 dB,DNL为0.5 LSB,积分非线性(INL)为0.8 LSB。该电流舵DAC的电源电压为1.2 V,功耗为18.43 mW,FOM为13.22 fJ。     

一种基于0.35μm CMOS工艺的14位100MSPS DAC设计

基于 TSMC 0 .3 5μm CMOS工艺设计了一种工作电压为 3 V/ 5 V的 1 4位 1 0 0 MSPS DAC。 1 4位DAC在 5 0 Ω负载条件下满量程电流可达 2 0 m A,当采样速率为 1 0 0 MHz时 ,5 V电源的满量程条件下功耗为1 90 m W,而 3 V时的相应功耗为 45 m W该 DAC的积分非线性误差 ( IN L )为± 1 .5 LSB,微分非线性误差( DN L)为± 0 .75 LSB。在 1 2 5 MSPS,输出频率为 1 0 MHz条件下的无杂波动态范围 ( SFDR)为 72 d Bc。     

An I/Q channel 12-bit 120?MS/s CMOS DAC with deglitch circuits

This paper describes an I/Q channel 12bit 120?MS/s DAC with deglitch circuits. The proposed DAC implemented in a 0.35???m CMOS n-well process employs three stage 4 bit thermometer decoders and deglitch circuits to minimize glitch energy and linearity error. The measurement results show a ±1.5?LSB/±1.3?LSB of INL/DNL and 31 pV·s of glitch energy. ENOB and SFDR are measured to be 10.5 bit and 71.09?dB at sampling frequency of 120?MHz and input frequency of 1?MHz with a total power consumption of 105?mW. Linearity error between I-channel DAC and Q-channel DAC is measured to be approximately 1.5?mV, i.e. the accuracy of 13 bit.     

A small area 8 bits 50 MHz CMOS DAC for Bluetooth transmitter

This paper presents a small-area CMOS current-steering segmented digital-to-analog converter (DAC) design intended for RF transmitters in 2.45 GHz Bluetooth applications. The current-source design strategy is based on an iterative scheme whose variables are adjusted in a simple way, minimizing the area and the power consumption, and meeting the design specifications. A theoretical analysis of static-dynamic requirements and a new layout strategy to attain a small-area current-steering DAC are included. The DAC was designed and implemented in 0.35 μm CMOS technology, requiring an active area of just 200 μm × 200 μm. Experimental results, with a full-scale output current of 700 μA and a 3.3 V power supply, showed a spurious-free dynamic range of 58 dB for a 1 MHz output sine wave and sampling frequency of 50 MHz, with differential and integral nonlinearity of 0.3 and 0.37 LSB, respectively.     

一种用于数模转换器的电流-电压转换电路

介绍了一种用于数模转换器的电流 电压转换电路。在数模转换器的负载电阻片内集成的情况下 ,利用文中提出的电流 电压转换电路 ,数模转换器实现了要求的宽摆幅电平输出 (全“0”输入时 ,输出低电平 - 3V ;全“1”输入时 ,输出高电平 3 5V)。整个数模转换器电路用 1 2 μm双层金属双层多晶硅n阱CMOS工艺实现。其积分非线性误差为 0 4 5个最低有效位 (LSB) ,微分非线性误差为 0 2LSB ,满摆幅输出的建立时间小于 1μs。该数模转换器使用± 5V电源 ,功耗约为 30mW ,电路芯片面积为 0 4 2mm2 。     

A 10-b, 500-MSample/s CMOS DAC in 0.6 mm2

A 10-b current steering CMOS digital-to-analog converter (DAC) is described, with optimized performance for frequency domain applications. For sampling frequencies up to 200 MSample/s, the spurious free dynamic range (SFDR) is better than 60 dB for signals from DC to Nyquist. For sampling frequencies up to 400 MSample/s, the SFDR is better than 55 dB for signals from DC to Nyquist. The measured differential nonlinearity and integral nonlinearity are 0.1 least significant bit (LSB) and 0.2 LSB, respectively. The circuit is fabricated in a 0.35-μm, single-poly, four-metal, 3.3 V, standard digital CMOS process and occupies 0.6 mm². When operating at 500 MSample/s, it dissipates 125 mW from a 3.3 V power supply. This DAC is optimized for embedded applications with large amounts of digital circuitry     

A 9-bit 2 MS/s 1 mW CMOS cyclic folding A/D converter for battery management system

In this paper, a 9-bit 2 MS/s CMOS cyclic folding A/D converter (ADC) for a battery management system is described. The scheme of the ADC is based on a cyclic style to reduce chip area and power consumption. To obtain a high speed ADC performance, further, we use a folding–interpolation architecture. The prototype ADC is implemented with a 0.35 μm 2P4M n-well CMOS process. The measured results for INL and DNL are within ±1.5/±1.0 LSB. The ADC demonstrates a maximum SNDR and SFDR of 48 and 60 dB, respectively, and the power consumption is about 1 mW at 3.3 V.     

2Gbps GaAs单片4bit数模转换器的设计与实现

详述了单片超高速2G bps G aA s 4b it数模转换器(DAC)的设计、制造及测试。在南京电子器件研究所标准76 mm G aA s工艺线采用0.5μm全离子注入M ESFET工艺完成流片。芯入输入输出阻抗实现在片50Ω匹配。4 b it DAC的微分非线性(DN L)为±0.22最低有效位(LSB),积分非线性(IN L)为±0.45LSB,达到5.2 b it的转换精度。该单片电路提供差分互补输出,长周期输出特性无漂移。其最高转换速率可达2 G bps,建立时间小于250 ps,电路核心部分功耗为110 mW。     

LCoS伽马校正电路的研究

提出了一种应用于硅上液晶(LCoS)的伽马校正电路.双梯电阻数模转换器是伽马校正电路的一个重要组成部分.双梯电阻数模转换器由粗分电阻级和细分电阻级组成,其最大优点是占用版图面积小.提出的10位双梯电阻数模转换器仅由80个电阻、2个4-16译码器、1个2-4译码器和一些开关组成,供电电压是5 V.该数模转换器由0.35μm CMOS工艺实现.后仿真结果表明,数模转换器的微分非线性和积分非线性分别小于±0.5 LSB和±0.4 LSB.最后,对伽马校正电路进行了仿真,给出了伽马校正电路输出的液晶伽马校正曲线,仿真结果表明伽马校正电路能够满足LCoS显示系统的要求.

Abstract：

One gamma correction circuit for liquid crystal on silicon (LCoS) is proposed. Dual ladder resistor DAC (Digital to Analog Converter) is one of main components of the gamma correction circuit. Dual ladder resistor DAC consists of coarse resistor stage and fine resistor stage. The most advantage of the DAC is that its layout area is small. In this paper, the proposed 10-bit dual ladder resistor DAC only requires eighty resistors, two 4-to-16 decoders, one 2-to-4 decoder and some switches with a supply voltage of 5 V. This DAC is implemented by 0.35 m CMOS technology. The post simulation results that its differential non-linearity (DNL) and integral non-linearity (INL) are less than 0. 5 LSB and 0. 4 LSB, respectively. Meanwhile, the gamma correct circuit was simulated, and the gamma correction curve of liquid crystal is given. Simulation results show that the gamma correction circuit can meet the requirements of LCoS display system.     

应用于视频中的R2R梯形电阻网络DAC

本文设计了一款用于视频中的R2R梯形电阻网络数模转换器。其电路结构包含8位R2R梯形电阻网络DAC、输出放大器、低电平转高电平电路、模拟开关、参考电压和锁存器电路。电路设计是基于CSM0.11μm CMOS Logic工艺,经HSPICE仿真表明,DAC的积分非线性误差（INL）和微分非线性误差（DNL）分别小于1.65LSB和0.23LSB,功耗仅为3.86mW。     

四位GaAs超高速D/A转换电路的研究

本文简要介绍了目前国际上GaAs超高速D/A转换器的研制情况。在详细分析了几种常用类型D/A转换电路工作原理的基础上,结合现有GaAs VHSIC的制作工艺条件,设计并制作了一种4位单片集成GaAs MESFET D/A转换电路。测试结果表明,该电路分辨率为4位,转换速率办1Gs/s,建立时间小于1.0ns,微分线性误差小于±1/2LSB,功耗约为20mW。