一种基于FPGA的IP复用器的设计与实现

以传统复用器技术和TSOVERIP技术为基础,提出了一种基于FPGA的IP复用器的设计与实现方法,该方法不仅能够处理传统MPEG-2标准的TS流数据,也能处理IP包格式封装的TS流数据.既实现了TS流的复用功能,也实现了MPEG-2协议到IP协议的相互转换功能.重点阐述了IP复用器的整体实现框图和各个核心模块的实现方法.     

SoC中的IP核同步设计方法

基于对IP核复用的集成效率考虑,针对片上系统的设计特点构造了一种新型的IP核模型.该模型包括用于描述IP核的延迟信息的时序接口模块、多时钟域适应的再同步接口模块和IP功能描述模块.然后给出了该模型在片上系统中的集成方法.实际电路综合结果表明,和现有IP核集成相比,应用该模型进行片上系统集成,设计效率可以提高近30%,性能提高约15%.     

应用于GPS导航基带芯片的SPI IP核的设计和验证

基于APB总线接口,设计了一种可设置传输速率、支持DMA功能并能适用于4种时钟模式的SPI IP核。首先介绍了SPI协议标准,然后给出了该IP核的系统结构和各子模块设计方法,并使用Verilog HDL语言实现硬件设计,最后通过Synopsys EDA软件和FPGA硬件协同仿真来验证设计的正确性。目前,该SPI IP核已经成功应用到导航基带芯片ATGB03上,证明了该设计在实际工程中的可行性。     

基于 BU-61580的1553B总线控制器 IP核的设计与实现

为了满足对1553B协议处理器的特定需求,设计了BU -61580总线控制器IP核。运用专用芯片设计思想,描述了总体设计思路,在FPGA上采用模块化的方法进行逐步设计。为降低出错的可能性,首先对各子模块分别做验证,最后对整体逻辑进行测试。设计的IP核成本低,集成化程度高。通过大量仿真实验,结果表明IP核的功能符合设计要求。最后经过物理验证,正确实现各项功能,能满足特定场合的应用。     

PCI Express协议实现与验证

称为第3代I/O接口技术的PCI Express总线规范的出现,从结构上解决了带宽不足的问题,有着极为广阔的发展前景。基于Verilog HDL硬件描述语言及可综合化设计理念,完成了PCI Express IP核RTL代码的设计。IP核代码使用Verilog HDL语言编写,分模块、分层次地设计了事务层、数据链路层和物理层的逻辑子层,并进行了可综合化设计与代码风格检查。对设计的PCI Express IP核的功能分别从协议层次和应用层次进行了验证。具体实现上,采用Denali公司的PureSuite测试套件对IP核的协议兼容性进行验证,验证范围覆盖了IP核的3个层次以及配置空间,采用QuestaSim仿真工具对IP核的应用层进行验证。仿真结果表明,设计的PCI Express IP核工作正常,性能优良。     

基于APB总线接口的SPI协议IP核的设计与验证

基于APB总线接口,设计了一种可灵活配置为Master／Slave模式、设置传输速率、支持DMA功能并适用于4种时钟模式的SPI协iK．IP核。首先介绍7SPI协议标准,然后详细说明了该IP核的系统结构、接口信号和子模块设计,并使用TVerilogHDL语言实现硬件设计。最后通过了FPGA时序仿真,验证了该设计的正确性。该IP核已成功用于一款通信芯片,证明了该IP核在实际工程中的可行性。     

1553B总线协议IP核设计与实现

介绍了自主知识产权的1553B总线IP核的系统结构、实现方法与容错设计.IP核使用Verilog语言设计,可在10万等效门以上的现场可编程逻辑芯片上实现.其他自行研制的1553B解决方案均建立在嵌入式处理器或DSP基础上,其协议芯片仅完成数据链路层功能.本IP核不但可进行数据链路层操作,而且一经配置即可完成大部分传输层工作,并具备内建自检测能力.在实验系统中可无缝替换Aeroflex/UTMC的UTl553B BCRTM商用芯片.     

以太网MAC层IP软核设计方法研究

主要论述了在SOC产品开发中如何设计以太网MAC层IP软核.针对目前以太网MAC层IP软核设计的实际情况,分析了三种常用的IP软核设计方法的优缺点,提出了一种改进的U型IP软核设计方法.并运用此方法先对以太网MAC层IP软核进行层次化的自顶而下设计,再对其进行自底而上地实现与集成,最后得到该IP软核整体.经过对该软核的测试与结果分析,验证了其能够实现以太网MAC层协议功能,达到了设计目标.该研究将对今后的以太网MAC层IP软核及相关产品开发具有重要的参考价值.     

HDLC协议IP核的设计与实现

文中针对专用ASIC芯片实现HDLC协议针对性强,使用不灵活等特点,提出了使用FPGAIP核来实现HDLC接口的设计方案。HDLCIP核包括3个模块：对外接口模块、接收模块和发送模块。IP核接收到新数据后存入接收FIFO,对外接口模块将接收到的数据通过总线将数据送入数据处理单元;当需要发送数据时数据处理单元通过总线将数据存入发送FIFO,启动发送模块将数据送出。接收和发送模块自动完成数据的”插零”及”删零”操作。仿真结果表明该IP核能够正确的接收和发送数据。该方法已在某雷达天线的同步引导数据的收发通信链路中,成功实现了双向数据通信。     

基于Soc的音频IP模块设计

介绍AMBA总线系统中的APB传输协议和飞利浦公司的ⅡS协议,并根据协议设计基于Soc的音频接口模块APB_ⅡS.此IP功能是完成APB协议信号到ⅡS协议信号的转换,并根据需求设置配置控制寄存器,状态寄存器,屏蔽寄存器,频率控制寄存器,中断产生模块.作为IP模块此设计易于修改和重复利用.     

基于FPGA的USB设备控制器设计

嵌入式系统向小型化和低功耗的方向发展要求减小板级设计的面积提高速率。基于嵌入式系统日益增长的规模和性能以及高速USB协议的要求,对USB设备控制器的系统进行相关模块的划分并利用Verilog硬件描述语言设计出高速USB接口IP核。经过仿真验证,该IP核符合高速USB协议的要求,满足系统对USB接口数据的传输需求。     

基于FPGA的USB接口IP核设计

重点阐述了USB接口IP核关键模块的设计和验证,用VerilogHDL对USB IP核协议RTL级代码编写,对USB协议的数据流、传输等进行了深入的分析,在Xilinx ISE软件平台上进行了FPGA综合,并在Xilinx FPGA开发板上调试成功。通过在ModelSim6.0上仿真、ISE9.1上综合并在FPGA开发板上验证,最后采用0.35μm CMOS工艺实现版图设计,工作频率120MHz,3.3V电压时工作电流9mA,静态电流40μA。结果表明文中USB接口IP设计是可行的。     

一种嵌入式USB2.0主机控制器IP核的研究与设计

用硬件描述语言verilog HDL设计实现了一种嵌入武USB2.0主机控制器IP核,简要介绍了嵌入武USB主机设计背景,重点描述了USB主机控制器IP核的结构划分和各模块的设计分析,最后给出了nc-verilog功能仿真方案以及FPGA验证方案.通过nc-verilog功能仿真及FPGA验证表明,此lP核可以作为一个独立模块应用到嵌入式系统中.     

基于NIOSⅡ处理器的HDLC控制器IP核设计

为解决专用HDLC协议控制器使用灵活性差,内部数据缓冲器容量小,通道数目有限等问题,提出采用FPGA为设计硬件,依据HDLC协议,设计HDLC收发单元模块电路,结合Avalon总线标准,构建基于NIOSII处理器的HDLC控制器IP核。     

基于SOPC的UART IP核设计与驱动开发及系统移植

设计基于SOPC嵌入式系统的UART IP核,依据UART协议,采用Verilog HDL进行各模块设计,使用ModelSim、Quartus II作仿真验证及综合,结果表明该UART IP核功能正确,稳定可靠。根据Avalon总线接口协议实现UART在系统总线上的挂载,建立SOPC嵌入式硬件系统,进行UART IP核驱动开发。利用超级终端实现嵌入式系统与上位机之间的通信,并成功移植uClinux操作系统,实现对嵌入式系统的高级控制。     

IP组播技术研究与实现

主要介绍了IP组播技术、IP组播协议的分类及域内组播路由协议比较;详细地给出了综合业务交换机上IP组播软件的实现框架,并对PIM-SM组播路由模块、IGMP协议模块和组播数据转发模块的设计进行了简要的说明。IP组播技术的应用将不断得到重视和扩大。     

TCP/IP协议的ASIC设计与实现

文章介绍了一种TCP/IP协议族传输、处理TCP数据和IP数据报过程的ASIC设计-TCP/IP协议处理器的硬件实现。简单介绍了TCP/IP协议，着重介绍了TCP/IP协议处理器系统结构以及各模块设计。硬件实现的TCP/IP协议处理器提高了IP数据报的处理速度，更重要的是，将Internet网络数据传输从传统的依赖电子计算机系统的模式中解放出来，实现了脱离计算机系统环境建立Internet网络连接。     

SDI音频解嵌IP模块设计及应用

针对串行数字接口（SDI）,提出了一种基于FPGA的音频数据IP模块解嵌方案。介绍了相关协议标准,重点介绍了音频解嵌IP模块的内核架构与设计过程,并给出了一个基于本IP模块的SDI音频解嵌系统应用实例。实践证明基于本IP模块的音频数据解嵌方案能有效地从SDI数据流中解嵌出音频数据,实现音、视频同步;并且本IP模块具有很强的通用性和可移植性,能提高设计效率,降低产品成本。     

基于MPMC的高性能DMA控制器的设计

依据ATA6协议,在FPGA上设计对IDE硬盘的控制模块,同时使用Xilinx的多端口内存控制器MPMC IP核,实现能够访问外部DDR2_SDRAM的NPI接口控制器,在此基础上,利用嵌入式FPGA开发环境,设计顶层控制IP核,完成硬盘控制器与NPI接口的有效衔接,在MicroBlaze的控制下,数据在硬盘与DDR2_SDRAM之间直接高速传输,实现了高性能DMA控制器的功能,从而提高了主机CPU利用率。设计在Xilinx的XUPV5_LX110T 开发平台得到了验证。     

基于FPGA的RS232异步串行口IP核设计

为增加系统稳定性.减小电路板面积.提出一种基于FPGA的异步串行口IP核设计.该设计使用VHDL硬件描述语言对接收和发送模块在Xilinx ISE环境下设计与仿真.最后在FPGA上嵌入UART IP核实现电路的异步串行通信功能.该IP核具有模块化、兼容性和可配置性.可根据需要实现功能的升级、扩充和裁减.