基于关键IP核加固的片上网络容错机制

片上网络中的路由器故障将导致与其相连的IP核不能通信,严重影响了片上网络的性能.因此提出一种基于片上网络2D-mesh结构的容错机制,通过将关键IP核的资源网络接口与相邻节点的资源网络接口相连进行IP核的加固,在每个路由器的各个端口中配置邻居节点状态寄存器标示邻居节点的好坏,在路由计算时通过检查寄存器绕过故障路由器,同...     

基于随机路由的高性能片上路由器设计与仿真

片上网络作为片上系统的互联机制,解决了多核芯片扩展性、时钟同步等方面的问题。高性能片上路由器作为片上网络的核心结构,已经成为一个重要的研究课题。提出了一种基于随机路由的高性能片上路由器的设计结构,实现了虚通道技术、随机路由算法、信元反馈机制。使用Verilog完成设计,通过Modelsim软件仿真后可以证明,该路由器能够正常运行,并满足功能和时序要求,同时,使用该片上路由器的片上网络的吞吐量和平均延迟性能较好。     

基于芯核分层布图的3D芯片扫描链优化设计

随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图,再利用"绑定中测试"复用"绑定前测试"扫描链的方式,协同优化绑定前和绑定中的总测试时间和硬件开销。在ITC’02基准电路上的实验结果表明,本文方法在TSV数量的约束下,测试时间和硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。     

基于SpaceWire时间码备份路由器实现与分析

SpaceWire是由欧空局提出的新一代总线技术,作为新一代总线技术SpaceWire在链路故障检测、故障恢复等方面得到了加强［1］。同时为了解决链路拥堵和减少网络传输延时［2］,SpaceWire D提出了在网络中流通时间码、调度表的运作机制。航天领域对设备的可靠性有着严格要求,路由器作为网络中不可缺少的组成部分,路由器的可靠性影响着通信系统的可靠性［3］。本方案在改写Dundee 路由IP核后实现一个路由器的基础上提出单板双路由结构,利用SpaceWire标准时间码保留位其中的一位与路由器模式切换相结合,达到实现路由器的热备份功能的目的,从而提高SpaceWire路由器的可靠性。最后通过测试平台加以测试证明路由的模式切换功能可以正常工作,并通过分析比对说明本方案提出的备份方案提高了路由器的可靠性。     

智能计算与测试技术相结合促进集成电路新技术的发展

<正>随着半导体工艺与电子设计技术的日臻成熟,越来越多功能各异的IP核被集成在同一电路芯片上,为有效构建片上多核系统,通过借鉴互联网的概念,提出了片上网络(network-on-chip,NoC)技术,将通信与计算分隔开,采用分组路由方式和全局异步-局部同步的通讯机制来实现核间通信,从体系结构上彻底解决了总线架构的局限性,并已经从二维架构的NoC向三维NoC(three     

基于“包-电路”交换的双环片上网络设计

针对包交换片上网络(NoC)在大量数据通信情况下性能较差的弱点,提出了一种基于“包-电路”(PCC)交换的环形拓扑结构片上网络(DRNoC)设计架构。首先这种双环形拓扑结构由内外两环构成,可实现环内或环间双向通信,环上节点数目可拓展。其次DRNoC路由器通道可配置为桥节点或环节点路由器两种类型,相比于2D-Mesh型通道数减少,结构更加简单,资源消耗更少。最后提出了针对DRNoC的双环动态路由算法(DDRA),该算法无需在每个路由节点都进行输出方向的译码判断,在头包建立受阻时,根据网络情况选择其他路由路径,最大程度保证数据同环传输基础上跨环传输,有降低头包建立的等待时间,提高吞吐率。实验表明,在大量数据通信情况下,搭载DDRA算法的DRNoC的硬件资源开销降低的同时能够降低网络平均包延时提升平均吞吐率,有效地改善了网络性能。     

一种基于RGB640的RAMDAC IP核设计

由于目前显示系统越来越快,系统的集成度越来越高,对于使用FPGA作为主要处理器的显示系统,怎样将外围芯片集成到FPGA上就成了问题。针对该问题,通过分析研究外围芯片RGB640芯片实现数据转换的逻辑功能,采用IP核代替芯片完成该逻辑。IP核实现了多格式像素数据的归一化处理,即将所有的像素格式统一使用RGB格式输出。通过对各个模块进行了仿真分析,模块的算法能够很好的实现。     

基于最佳交换递减的芯核测试链平衡划分

满足TAM宽度约束的芯核测试链平衡划分,可以降低SoC测试应用时间和存储开销。针对测试链平衡划分问题,建议了一种改进的求解方案。建议方案首先应用LPT算法得到初始解,然后通过迭代技术,从当前配置中选取二条测试链,应用提出的最佳交换递减算法对其内部相关的一对单元实施最佳交换,从而快速平衡测试链。将建议方案用于ITC’02基准电路芯核的测试链平衡划分。实验结果表明,与现有技术比较,建议方案可以产生更平衡的测试链划分,从而有效地降低芯核测试应用时间。     

多阶段输电网络拥塞规避路由算法研究

为了提高多阶段输电网络性能,提出了一种基于蚁群算法的多阶段输电网络拥塞规避路由算法,采用IP模块中的LMH0034芯片对多阶段输电网络路由信号进行均衡处理,提高路由信号的抗噪能力,通过路由更新模块对接口状态机以及接口路由表产生影响,及时调整系统的路由状态信息,采用信息处理模块实现路由系统信息的塑造、传递、采集以及处理。软件设计过程中,引入蚁群算法实现了多阶段输电网络拥塞规避路由算法的改进,给出了多阶段输电网络拥塞规避路由算法的具体代码。仿真实验结果说明,拥塞规避路由算法可以提高多阶段输电网络的吞吐率,降低网络时延和丢包率,最终提升多阶段输电网络的数据传输性能。     

单芯片永磁陀螺马达锁相稳速控制器的实现

永磁陀螺马达是飞行器中的重要部件，人们希望它体积小，重量轻，可靠性好。利用EDA技术将永磁陀螺马达稳速控制系统的位置信号处理电路、数字锁相环电路、起动综合电路、换向逻辑电路以及PWM电路等集成到一片CPLD中，构成了专有的IP芯核。该IP芯核相当于硬件ASIC、为飞行器提供了具有高可靠性和具有可扩展能力的单芯片控制器。     

基于IBA优化变权时间Petri网的3D NoC测试规划

为了提高三维片上网络(three dimensional network-on-chip,3D NoC)测试效率,结合3D NoC测试的特点建立了一种变权时间Petri网的测试模型,设置算法权值与变迁时延相关联,对Petri网变迁进行动态变权处理。在此基础上,将变迁激发序列作为IP核并行测试任务规划方案,采用简化蝙蝠位置更新方程的改进蝙蝠算法对其进行优化求解。将蝙蝠的位置更新规则融入到Petri网进化规则中,简化了推理过程,避免算法陷入早熟,提高了收敛速度。采用ITC’02测试基准作为实验对象,仿真结果表明,与其他算法相比,模型可以有效的描述3D NoC测试规划问题,最大时间优化率达到13.9%,提高了测试效率。     

支持多播路径传输的片上网络并行测试方法

针对基于NoC互连方式,具有多播路径传输功能的多核系统芯片,提出多播路径测试方法（Multicast paths testing method,MPTM）。首先,提出同构核的测试访问路径生成（test access path generation,TAPG）算法,消除路径死锁。其次,提出了支持片上响应比较的多播测试机制。最后,利用NoC中的虚通道设计,优化多条测试访问路径组合。实验结果表明,本方法比串行测试方法至少减少85%的测试时间;随着网络规模的扩大,效果更好。实验证明,同构核的集中分布也有利于进一步减少测试时间。     

基于云进化算法的NoC资源节点优化测试研究

针对NoC（Network on Chip）中资源节点测试难题,提出了一种结合云进化算法来优化并行测试的方法。该方法结合NoC Mesh结构特点,采用NoC重用的测试访问机制和XY路由方式,在系统功耗限制条件下,运用云进化算法对不同节点进行组合优化,快速收敛到最佳测试节点序列,达到缩短测试时间的目的。针对大规模的NoC采用划分测试方法,以进一步缩短测试时间。不同规模NoC试验的结果表明,与进化算法相比,云进化算法在测试时间上分别有14.3%及19.6%的优化率,可有效提高测试效率。     

An embedding debugging architecture for SOCs

Multiple cores embedded debugging architecture for system on chip design (SOC) is presented. It presents an asymmetrical functional test problem. To analyze the problem and optimize performance in multicore operation, debug tools with interfaces are exercised for several cores. HyperJTAG (joint test action group) interface reduces the IO pin interfaces required for debugging several cores. To overcome the wiring problem in hyperJTAG, wire routing and debugging synchronization is proposed. Hyper debug action nodes at each core initiate global or local control actions that synchronously reset the cores. To provide a virtual connection between the processor core in the SoC and its corresponding probe control, MED (multicore embedded debugging) software tool is proposed. This allows a contiguous analysis flow from the system level simulation models of SoC systems through FPGA and emulation prototyping and finally it debug the silicon hardware.     

基于任务流的混合信号SoC测试

为提高测试覆盖率,本文提出了基于任务流的混合信号SoC系统测试方法。根据SoC的设计要求可以抽取出所希望的操作集合,所有操作的不同组合可以形成若干基本任务,将不同的任务连接起来形成一个具体的SoC工作目标,这个不同任务的连续实现形成了任务流。针对一个混合信号SoC系统,通过分析其功能结构,建立了任务执行过程的DFG模型,并从中提取出对系统测试的三个任务和约束条件,据此设计出testbench及其测试程序。在Modelsim仿真工具下的结果显示,基于任务流的IP核测试方法对IP模块的覆盖率能够达到100%。     

片上网络通信中过热点的弱化方法

提出一种能够弱化片上网络通信过程中过热点的方法。过热点会导致通信延时和router的功耗增大,在NoC中需要尽可能的减少过热点的出现。通过增加通信量较大的IP核所连接的router数目和设计新的通信路由算法减少过热点的发生。在4×4Mesh结构上仿真了所提Ⅲ的方案,统计了数据传输延时和单个router的最大交换次数。实验结果表明,这种方法能够有效的减小数据传输延时和片上router的平均功耗,并且能够有效的降低NoC中过热点出现的可能性。     

基于正弦余弦算法的NoC测试规划研究

如何实现多约束条件下测试时间优化是目前片上网络(NoC)测试中亟待解决的问题。提出一种基于正弦余弦算法(SCA)的NoC测试规划优化方法。采用专用TAM的并行测试方法,在满足功耗、引脚约束的条件下,建立测试规划模型,对NoC进行测试。通过群体围绕最优解进行正弦、余弦的波动,以及多个随机算子和自适应变量进行寻优,达到最小化测试时间的目的。在ITC’02 test benchmarks测试集上进行对比实验,结果表明相比粒子群优化(PSO)算法,提出的算法能够获得更短的测试时间。     

Test bus assignment, sizing, and partitioning for system-on-chip

The test access mechanism (TAM) is an important element of test architectures for embedded cores and is responsible for on-chip test pattern transport from the source to the core under test to the sink. Efficient TAM design is of critical importance in system-on-chip integration since it directly impacts testing time and hardware cost. In this paper, an efficient genetic algorithm for designing test access architectures while investigating test bus sizing and concurrently assigning cores to test buses is proposed. Experimental results are presented to demonstrate that the proposed TAM optimization methodology provides efficient test bus designs with minimum testing time while outperforming reported techniques.     

基于IEEE 1500标准的IP核内建自测试设计

针对内建自测试（BIST）技术在SoC测试上的应用问题,提出了一种在IEEE 1500标准下对IP核的BIST设计方法。该方法根据IEEE 1500标准的测试结构和规范研究讨论了测试壳的各个组成单元,实现了测试壳在各种工作模式下的指令操作,并结合BIST的工作原理设计了测试控制器的结构和工作流程。最终以8位超进位加法器为例,在Quartus II环境下对整个测试系统进行了功能验证。验证结果表明,IEEE 1500测试壳可在BIST控制器作用下正确完成指令和数据传输,本设计对IP核的测试功能有效可行。