串扰时延故障的SAT-ATPG算法研究

随着芯片运行速度不断提高,对串扰时延的测试已成为一个迫切需要解决的问题;文中提出一种面向多条攻击线的受害线上最大串扰噪声的测试生成方法;此方法建立了串扰通路时延故障模型、分析了布尔可满足性问题、讨论了七值逻辑,研究了串扰时延故障测试转换为CNF的逻辑表达式,在非鲁棒测试条件下约简CNF范式,并提出了串扰时延故障的SAT-ATPG算法;最后通过实例分析,对本文算法进行验证;结果表明:该算法对串扰时延故障的测试矢量的生成是有效的。     

基于SAT的串扰时延故障测试

随着深亚微米技术的不断发展和芯片运行速率的不断提高,串扰噪声问题越来越严重,对串扰时延测试已成为一个迫切的问题。在组合电路的基础上,将SAT（布尔可满足性）方法引入到串扰引起的时延测试中,通过词法分析和语法分析直接提取Verilog（硬件描述语言）源码的形式模型,组合成CNF（合取范式）形式。并在非鲁棒测试条件下,激活串扰时延故障,约简CNF范式表达式,最终输入SAT求解器得到测试矢量。在标准电路 ISCAS’85上进行实验验证,结果表明：该算法对于串扰时延故障的测试矢量产生是有效的。     

针对串扰引起的时延故障的测试产生

串扰的出现可能会导致电路出现逻辑错误和时延故障．因此，超深亚微米工艺下，在设计验证、测试阶段需要对串扰问题给予认真对待．由于电路中较长的通路具有较短的松弛时间，因此容易因为串扰问题产生时延故障．针对这类故障给出了一个考虑较长通路上串扰现象的时延故障测试产生算法，该算法采用了波形敏化技术．实验结果表明，采用文中的技术可以对一定规模的电路的串扰时延故障进行测试产生．     

基于MAF模型的串扰时延故障的测试矢量生成

随着深亚微米技术,串扰噪声问题越来越严重。利用MAF模型的基本思想,探讨了一种串扰时延最大化算法,并且利用被修改的FAN算法,生成测试矢量。对于一条敏化通路,利用被修改的FAN算法适当地激活相应的攻击线和受害线,使电路在最恶劣情况下引起最大通路时延,从而实现更有效的时延测试。在标准电路ISCAS’85上进行实验验证,结果表明:该算法对于多攻击线的串扰时延故障的测试矢量产生是有效的。     

面向串扰时延效应的时序分析方法及在集成电路测试中的应用

随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路时序的影响越来越大,并可能使得电路在运行时失效.准确和快速地估计电路中的串扰效应影响,找到电路中潜在的串扰时延故障目标,并针对这些故障进行测试是非常必要的.文中提出了一种基于通路的考虑多串扰引起的时延效应的静态时序分析方法,该方法通过同时考虑临界通路及为其所有相关侵略线传播信号的子通路来分析多串扰耦合效应.该方法引入了新的数据结构"跳变图"来记录所有可能的信号跳变时间,能够精确地找到潜在的串扰噪声源,并在考虑串扰时延的情况下有效找到临界通路及引起其最大串扰减速效应的侵略子通路集.这种方法可以通过控制跳变图中时间槽的大小来平衡计算精度和运行时间.最后,文中介绍了在基于精确源串扰通路时延故障模型的测试技术中,该静态时序分析方法在耦合线对选择和故障敏化中的应用.针对ISCAS89电路的实验结果显示,文中提出的技术能够适应于大电路的串扰效应分析和测试,并且具有可接受的运行时间.     

一种新的基于固定型故障的通路时延故障可测试性分类方法

在数字电路的时延测试、时序分析和时序优化中都会用到不可测通路时延故障的识别。本文通过简单的变换将原电路展开，然后对原电路里的伪时序通路(false timing paths)和展开后的电路里的冗余固定型故障建立一种很强的关系。已经证明过通路时延故障测试是时延测试里最精确的形式。     

数字电路串扰故障测试的路径敏化方法研究

数字电路集成度的提高特别是近年来系统芯片的出现,信号线之间的间距不断缩小,使得信号线间容易发生串扰.文章首先对串扰故障模型,特别是信号线间容性和感性耦合所产生的串扰及其特征进行了讨论,其次针对数字电路中串扰故障的检测,研究了基于路径敏化的测试矢量生成方法,给出了方法的实现步骤.     

基于扫描链阻塞技术的时延测试方法

针对时延测试功耗和测试费用较高的问题,提出一种低费用的轮流捕获时延测试方法。采用扫描阻塞技术,将被测电路中的所有扫描单元分成多条子扫描链,使电路中每时刻只有一条子扫描链活跃。在进行故障测试时,通过阻塞一部分子扫描链,使扫描单元得到充分利用。实验结果表明,该方法能降低测试应用时间和测试数据量,且硬件开销较少。     

针对线间串扰现象的静态定时分析

超深亚微米工艺下，线间串扰是导致电路故障的主要原因之一。尽管可能导致故障的线间串扰的数量巨大，但真正会引起故障的线间串扰却相对较少。因此，如果能在对电路验证或测试前进行静态定时分析，找出那些导致电路故障的线间串扰，则可以有效提高测试生成效率，并降低测试成本。基于此目的，文章在静态定时分析中引入对线间串扰 扰现象的分析，在线时延模型的基础上使用重叠跳变对故障模型，只需要求出与最长通路的重叠跳变对即可。在对ISCAS89基准电路的实验中，各电路需要测试的串扰数平均减少至10％以下。相对于已发表的实验结果，本文的实验结果具有较高的CPU效率。     

基于测量的时延故障诊断

与时延测试相比,时延故障诊断需要更精确的故障模型。该文提出了采用精确测量的时延模型和时延故障模型。在这种模型下,利用电路通路图的原理,得到与被测电路的拓扑结构有关的一个精简测试集。测试集的大小与电路的大小保持线性增长关系;其中的每一个测试对应于一条通路的单跳变敏化向量,将测试集中的单跳变敏化向量送入被测电路,可以用测试仪测量相应通路的延时,得到电路关于此测试集的时延故障症候。该文对时延故障症候提供     

An analytical delay model

Delay consideration has been a major issue in design and test of high performance digital circuits.The assumption of input signal change occurring only when all internal nodes are stable restricts the increas of clock frequency.It is no longer true for wave pipelining circuits.However,previous logical delay models are based on the assumption.In addition,the stable time of a robust delay test generally depends on the longest sensitizable path delay.Thus,a new delay model is desirable.This paper explores th necessity first.Then,Boolean process to analytically describe the logical and timing behavior of a digital circuit is reviewed.The concept of sensitization is redefined precisely in this paper.Based on the new concept of sensitization,an analytical delay model is introduced.As a result,many untestable delay faults under the logical delay model can be tested if the output waveforms can be sampled at more time points.The longest sensitizable path length is computed for circuit design and delay test.     

基于优先性的延迟噪声故障分析方法*

为了减少互连串扰噪声对电路性能的影响,提出一种top-k延迟噪声故障分析方法。通过逻辑分析方法有效地修剪受扰线和干扰线组合的分析空间,利用时序窗口计算受扰线和干扰线之间的虚假延迟噪声故障的发生概率,找到实际电路中最有可能引起虚假延迟噪声故障的top-k条干扰线。本方法能够在规定时间内消除尽可能多的虚假噪声,从而提高了串扰噪声影响下时序分析的精确度。     

串扰延迟变化曲线的分析计算

在串扰噪声及互连线延迟研究的基础上,分析了串扰延迟的本质以及串扰延迟变化曲线的计算问题;深入探讨了串扰延迟变化曲线和串扰噪声的关系,指出两者并不存在镜像关系,最大串扰延迟变化并不一定对应于串扰噪声尖峰值;研究了几个重要参数对串扰延迟变化曲线影响的灵敏度．全SPICE模拟结果说明了文中分析的正确性和准确性．     

Modeling Power Supply Noise in Delay Testing

Excessive power supply noise during test can cause overkill. This article discusses two models for supply noise in delay testing and their application to test compaction. The proposed noise models avoid complicated power network analysis, making them much faster than existing power noise analysis tools. can cause performance degradation and     

功耗限制下RTL数据通路非扫描BIST方法的延时分析

可测性设计（DFT）方法广泛应用于数字电路测试中．通过添加测试硬件，用来降低测试的复杂性。但添加测试硬件后，往往会引起电路的延时变大，从而降低电路的性能，甚至引起延时故障。针对寄存器传输级（RTL）数据通路，文献[1]提出了两种功耗限制下非扫描内建自测试（BIST）方法。跟以前的方法相比较，这两个方法取得较短的测试应用时间和较低的测试硬件开销。本文对这两个方法对电路延时的影响进行分析。实验结果表明，在保持同样的测试应用时间和测试硬件开销的前提下，电路的延时有稍微增加。