分布式高速局域网互连模型

本文提出了一种新的基于总线时间片结构的介质访问控制方法，根据对分布式高速局网的互连模型的体系结构、信元结构的分析，提出了分布式高速局网互连模型的设计、实现方法，这对于现有局域网互连并向大网转接有十分重要的意义     

基于FPGA的PXI多路高速数据传输系统设计

针对目前自动测试系统中要求测试信号传输距离远、传输速度快、传输信号种类多、系统工作环境恶劣等问题,设计并实现了基于PXI总线的多路高速数据传输卡。采用FPGA实现了自主化的UART和PXI接口模块,与专用接口芯片相比,具有传输速度快、灵活高效的特点,增强了系统的集成度、稳定性和可靠性。     

StarFabric高速总线技术的研究与应用

在嵌入式多处理器系统互联中,为满足大量实时数据的传输,要求互联总线具备高带宽、低延迟、高可扩展性和高可靠性等特点,导致传统的共享总线方式成为数据交互的瓶颈。该文对比分析当前流行的互联总线技术,研究StarFabric互联技术的特点,包括网络拓扑结构设计和StarFabric软件技术等,设计并实现基于高速总线的简单通信协议。通过实际应用测试验证其具有高带宽、低延迟的特点。     

PCIE信号完整性问题的分析与优化

PCI-Express是点对点的高速差分互连总线,是计算机系统上高速IO常用的总线,根据吞吐带宽的要求,可选择X1、X4、X8、X16的模式。由于PCIE2.0速率已达5Gbps,对传输线距离有一定的限制,若要实现超长距离的传输会导致信号衰减过大,在芯片接收端造成码间干扰、抖动、损耗等问题。针对工业计算机PCIE2.0长距离传输的互连拓扑,通过中继器的方式加强PCIE信号驱动力,改善长距离传输导致的信号完整性问题,经过实际的检测效果良好。     

一种高性能I／O互连协议链路接口的实现

随着计算机技术的发展，传统的PCI总线已难以满足应用的要求，Hyper Transport采用低电压差分信号传输、点到点互连，可提供更高的数据传输率和可扩展性，满足各种不同的需求。本文对Hyper Transport链路接口的链路初始化、错误处理和高速链路源同步关键技术进行了研究，提出了相应的实现方法。     

基于龙芯2F处理器的CPCI主板设计

采用龙芯2F处理器设计实现了一款CPCI总线形式主板,介绍了主板关键模块的设计方案,对主板PCB设计中DDR2(double date rate 2)接口总线等关键信号的信号完整性以及电源完整性问题进行了分析,根据信号完整性经验法则对主板中的关键高速总线信号进行了优化设计,给出了设计完成后相关的实际波形效果图,验证了设...     

高速互连总线结构中多平行传输线间的串扰分析与控制

随着数字芯片和系统的时钟频率不断提高, 串扰成为高速互连系统设计、分析中不容忽视的严峻问题。为研究串行总线结构中多平行传输线间串扰的影响, 分析了电信号传输时串扰产生的机理, 采用信号完整性分析软件Hyperlynx, 构建了三平行传输线串扰模型和总线电路模型, 研究了不同模型中控制多平行传输线间串扰噪声的方法。仿真验证结果表明, 增加传输线间距、减小介质层厚度、进行端接匹配可以明显减小平行传输线间的串扰。最后提出了减小总线电路模型中抑制串扰噪声干扰的相应措施。     

基于FPGA的交换机芯片配置器设计

高速组合导航信息处理机采用了高速串行RapidIO总线来连接系统中的各功能模块,进行模块间的数据传输。为满足处理机内多点之间互联互通的需求,系统增加了一块SRIO交换板,交换板上CPS1848交换芯片的路由配置成为了研究的关键问题。为解决上述问题,通过分析CPS1848交换芯片的技术特点,提出了一种基于FPGA的交换机芯片配置器技术方案。详细描述了以时序控制模块为核心的由八个模块组成的配置器的组成结构和功能,并采用FPGA集成开发工具ISE对配置器进行了设计与实现。经过仿真验证,结果表明,配置器可通过I^2C总线完成对CPS1848芯片的初始化路由配置,实现系统RapidIO数据包的路由交互传输。     

Electrical analysis of single-walled carbon nanotube as gigahertz on-chip interconnects

The single-walled carbon nanotube (SWCNT) is a promising nanostructure in the design of future high-frequency system-on-chip, especially in network-on-chip, where the quality of communication between intellectual property (IP) modules is a major concern. Shrinking dimensions of circuits and systems have restricted the use of high-frequency signal characteristics for frequencies up to 1000 GHz. Four key electrical parameters, impedance, propagation constant, current density, and signal delay time, which are crucial in the design of a high-quality interconnect, are derived for different structural configurations of SWCNT. Each of these parameters exhibits strong dependence on the frequency range over which the interconnect is designed to operate, as well as on the configuration of SWCNT. The novelty of the proposed model for solving next-generation high-speed integrated circuit (IC) interconnect challenges is illustrated, compared with existing theoretical and experimental results in the literature.     

基于Profibus-DP总线技术的烟支重量控制系统设计

对烟支重量控制系统的控制原理做了较为详尽的描述,介绍了系统硬件组成和软件设计。系统可实时在线对高速烟支重量进行计算,及时准确剔除不合格烟支。通过Profibus-DP总线,烟支重量控制系统实现了与人机界面系统实时、可靠、高速通信,操作人员通过人机界面可以方便的调整控制参数,对设备进行维护。     

列车通信网络协议栈的实时性研究

针对传统列车网络控制系统无法满足高速列车实时运行控制的不足,基于列车通信网络(TCN)建立了一种综合多功能车辆总线(MVB)、绞线式列车总线(WTB)和实时协议(RTP)在内的完备的设备协议栈模型。依据硬实时系统指标,结合列车的实际应用,设计出相应的协议模块,并构建了精确的验证平台。仿真实验验证了实时指标和列车初运行自动配置、介质分配、小数据交换等实时特征,建立的协议栈模型实时性强,能够提供高速列车运行控制下的安全性保证。     

基于NoC的图像采集系统设计

为了解决单核处理器系统的总线互连所带来的互连延迟、存储带宽和功耗极限等性能提升的瓶颈问题,设计了基于NoC系统的实时图像采集和处理系统。该系统采用FPGA实现图像采集模块、存储、JPEG编解码、资源节点、路由节点及VGA显示等功能。实验结果表明,在NoC系统上使用多核技术代替传统的单处理器,在提高系统并行性方面显示出了NoC的巨大优势。     

一种应用于SpaceWire路由器动态部分重构的容错技术

为满足航天器有效载荷间高速数据多路传输未来发展和空间抗辐射的需求,研究了一种应用于SpaceWire路由器动态部分重构的容错技术。在SpaceWire总线标准网络层分析的基础上,对cell矩阵无阻塞路由增添HanMing编码实现纠一检二,当检测出大于一个错误不能纠正时,采用局部重构的方式对有误的单个cell单元进行三重冗余重构,同时采用Partition Pin来代替传统的总线宏作为静态模块和动态模块的传输枢纽,并对容错前后路由器的资源和延时时间进行了评估和比较。实验结果表明,比将整个路由cell矩阵三模冗余,该方法能够节约硬件资源和减少延迟时间。     

Performance and design evaluation of the RAID-II storage server

RAID-II is a high-bandwidth, network-attached storage server designed and implemented at the University of California at Berkeley. In this paper, we measure the performance of RAID-II and evaluate various architectural decisions made during the design process. We first measure the end-to-end performance of the system to be approximately 20 MB/s for both disk array reads and writes. We then perform a bottleneck analysis by examining the performance of each individual subsystem and conclude that the disk subsystem limits performance. By adding a custom interconnect board with a high-speed memory and bus system and parity engine, we are able to achieve a performance speedup of 8 to 15 over a comparative system using only off-the-shelf hardware.     

PCIE2．0的超远距离传输实现

PCIE2．0作为用于芯片间和板间互连的、高性能、点对点、基于报文互换的新型I／O互连技术,已被公认为行业的标准,在计算机系统中得到了广泛应用。PCIE2．0在物理层采用基于SERDES的串行通信技术,数据传输速率可达5Gbps,最多支持32通道。随着信号频率的增加,信号完整性问题变得日益突出,衰减、串扰和抖动的共同作用导致信号严重失真,传输距离受到限制。采用一种高效能的中继芯片,对PCIE2．0总线高速串行信号进行中继,实现了远距离传输,并在、实际系统中得到了验证。     

多核DSP系统高速传输核心的IP设计

针对现代高性能嵌入式系统对高速数据传输的应用需求,RapidIO高速串行总线作为新一代嵌入式系统互联总线,具有高速度、低延时、高可靠性等特性,能够很好地适应嵌入式多核DSP系统高速数据传输的要求。本文介绍了互联总线的发展过程,分析了高速串行RapidIO协议特点,针对多核DSP领域嵌入式系统的要求,给出了基于串行Ra-pidIO总线互联的核心IP设计。     

头盔冲击试验台测控系统的设计

采用模块化方法设计了头盔冲击试验台微机测控系统，详细介绍了基于单片机AT89C51的头盔冲击控制系统模块和以高性能数字信号处理器TMS320F206为核心的高速数据采集模块的实现原理，模块间通信采用了RS－485总线网络，同时主控机具有基于TCP／IP的以太控制网络接口。     

基于传递函数的高速互连线串扰分析

针对互连线系统在高速信号激励下产生的串扰问题,导出高速互连线的时域分布参数系统模型,建立从激励电压到攻击线末端和受害线两端电压相应的传递函数,从系统的角度研究串扰噪声问题。仿真结果表明了该方法的有效性,与数值方法相比更具有一般性。     

JAZiO signal switching technology: a low-cost digital I/O forhigh-speed applications

JAZiO is a digital signal-switching technique that uses differential sensing but requires only a single pin per signal. It's based on detecting change or no-change from the preceding state instead of the traditional higher low-voltage comparison to a reference. JAZiO is suitable for low-latency, burst-mode operations for high-speed inter- or intrachip signal transfers. Signal transfer rates of greater than 2 gigabits/second (Gbps) per pin are achievable using standard CMOS technology and existing packages at a low cost. Designers can easily apply the technology to DRAM (memory bus), SRAMs (back-side bus), CPUs (front-side bus), network processors, ASICs, intrachip buses, and so on     

一种高速1553B总线控制器自动测试平台的开发

高速1553B总线控制器自动测试系统的开发是基于通用测量仪器搭建的测试平台,应用高速1553B总线协议分析软件实现总线信号电气特性参数的自动测试和协议功能的检查。自动测试平台中数字存储示波器对总线信号进行采集、处理和测量,任意波形发生器模拟仿真高速1553B总线编码信号和总线错误注入信号,基于Matlab开发自动测试程序,完成对高速1553B总线协议的解码分析。使用国产4Mbps1553B总线控制器芯片对自动测试系统进行验证,对总线信号的幅值和畸变电压等参数进行测试,并对总线协议的正确性进行检查。验证结果表明,测试平台能够实现4M1553B总线控制器电气参数和协议正确性的可靠测试。该测试系统开发难度低,可以满足高速1553B总线控制器在设计和调试阶段的自动测试需求。