RTL数据通路模拟矢量自动生成方法研究与实现

针对已有的RTL数据通路模拟矢量自动生成方法的不足，提出一种利用约束逻辑编辑(CLP)自动生成数据通路模拟矢量的新方法．该方法首先对给定的Verilog RTL描述采用程序切片进行设计化简，然后对化简后的结果基于位向量算术原理生成CLP约束，并利用CLP求解器GProlog进行约束求解，最终生成满足输出要求的模拟矢量．该方法约束求解速度快，生成的约束是统一的，得到的模拟矢量较完备，能满足模拟验证的要求．实验结果表明，文中方法是一种高效的RTL数据通路模拟矢量自动生成方法．     

一种基于约束求解的Verilog语言静态分析方法

由于硬件描述语言Verilog中存在赋值语句的并发行为,对其验证一直是静态分析技术的一大挑战。针对Verilog程序的正确性问题,提出一种基于布尔约束求解的Verilog验证方法。通过分析Verilog语义特点,采用分步编码的方式对Verilog并发赋值语句进行处理。实验结果显示,该方法能有效地检测Verilog程序中设计的缺陷,并给出错误发生时程序的状态。     

基于CEGAR偏序化简的并行程序死锁检测

针对并发程序的模型检测存在大量的冗余交互和严重的状态空间爆炸问题,提出以迁移标记系统为建模语言计算Persistent Set并完成偏序化简的算法。将算法和CEGAR算法结合起来,实现对并发C程序的并行死锁检测。结果证明该算法在减缓状态空间爆炸和模型验证的效率方面较以往的算法有所提高。     

基于控制流切片的代码安全缺陷检测方法

为轻松获得程序的可能执行路径,进而实现程序变量的状态跟踪,提出了一种C/C++源代码控制流提取算法,通过该模型获取控制流切片,产生局部控制流图,将数据流异常检测与安全子集检测相结合,弥补了单独使用安全子集方法无法跟踪数据流的不足,增强代码安全隐患的挖掘能力.利用控制流图化简,排除部分不可达控制流信息,提高跟踪效率.通过对3个Linux内核源文件的检测,验证了该方法不仅可以检测出违反安全子集的代码安全隐患,同时对代码数据流异常检测提供支持,准确率达94.9％.     

采用CT切片的三角片曲面重构算法

采用二维平行轮廓线三维重建表面是三维建模研究领域的一项重要研究课题，具有非常广泛的应用领域。重建过程中计算量非常庞大，有效地化简重建的数据可以大大提高重建效率。文中提出了一种基于分析轮廓骨架点的表曲面重构算法。首先对CT切片进行预处理及图像分割，然后对轮廓线提取骨架，再进行骨架剪裁，最后采用模拟退火法进行三维重建。该算法使三维重构的数据大大化简，同时克服了局部优化算法中需交互指定初始连接边的缺点。     

一种改进的并发程序静态切片算法

分析了Krinke切片算法对循环体内嵌套有线程的程序结构会产生切片不精确的现象，认为其原因是该算法对线程间数据依赖的定义过于粗糙，且对程序行为约束不够。该文提出一种新算法，在并发程序内部表示中，增加跨线程边界循环-承载数据依赖，并引入区域化执行证据约束程序行为。实例研究表明，该算法克服了Krinke算法的不精确现象。     

一种面向对象程序的过程间切片算法

程序切片是一种程序分析技术，它通过把程序减少到只包含与某个特定计算相关的那些语句来分析程序，过程间切片作为图形可达性问题时，需要扩展过程内切片所用的程序依赖图（PDG）成系统依赖图（SDG），然后利用两阶段图形可达性算法计算比较精确的切片，目前程序切片技术的研究以面向对象程序切片为主，文中讨论了一种合适面向对象程序的分层切片方法，并综合分层切片方法和两阶段图形可达性算法提出了一种简化的计算面向对象程序过程间切片的算法。     

JavaScript静态切片工具

程序切片是一种传统的程序分析方法：通过去掉无关代码,获取可能影响某行代码的子集。程序切片在程序理解、软件测试和程序调试等众多领域有着广泛的应用。随着互联网技术的发展,JavaScript语言得到广泛应用,但针对该语言的切片工具非常有限。本文针对JavaScript语言的特殊性,提出一种基于程序依赖图的JavaScript程序切片算法,并基于WALA程序分析框架实现了该切片算法。试验结果表明,本文的切片算法可以得到较为理想的切片结果。试验中切片平均大小约为原程序代码的70%,较手工切片仅有约19%冗余。     

不完全指定的时序机状态化简的一种计算机算法

本文提出不完全指定的时序机状态化简的一种计算机算法。该算法用生成树产生所有状态相容类;构成候选质相容类(Symbolic compatibles)的约束表并进行化简;对约束表应用分枝限界法得到最小闭覆盖。这种约束表比CC表节省存储量。该算法已编制了FORTRAN IV程序并在一台小型计算机上实现。     

一种基于逆向程序流的程序切片算法*

传统的程序切片方法一般基于程序依赖图(PDG)和系统依赖图(SDG)的可达性算法,但是在建立PDG和SDG的过程中会计算一些与切片无关的数据依赖,造成时空资源的浪费及切片效率的降低。提出了一种基于程序逆向流的切片算法,它事先建立逆向程序流,再从切片点开始沿逆向程序流扫描程序以获得程序切片,只计算与切片相关的数据依赖,从而提高了切片计算的时空效率。通过实验发现该算法具有一定的可行性和实用性。本算法适用于包括Fortran、C等编程语言在内的命令式程序的切片生成。     

PCI总线从接口的设计与验证

讨论了一种包括配置空间和I／O空间的从PCI（PCI-slave）接口电路的verilog HDL设计。重点介绍了顶层的系统架构,对其进行了功能分析和结构划分,并详细阐述了各子模块电路的设计和实现。根据PCI总线交易时序,给出使用有限状态机实现接收总线信号控制本地逻辑的方法。针对PCI时序的复杂性,提出了一种新颖实用的PCI系统验证方法,并重点讲述了组建验证平台的方法及其优点。通过编写测试激励程序完成了功能仿真,仿真和验证的结果表明,该接口电路在功能和时序上符合PCI技术规范,达到了预定的目标。     

基于Verilog HDL的高速可综合FSM设计

有限状态机（finite state machine,FSM）广泛应用于数字系统的控制器设计中,用Verilog设计的可综合状态机有多种编码风格,通常这些编码风格生成的状态机带有组合逻辑输出.时序分析指出组合逻辑输出型状态机不适合高速系统,提出了一种适合高速系统的寄存器输出型状态机.最后通过实例给出了寄存器输出型状态机的状态编码方法及其可综合Verilog编码风格.     

支持并行模拟的Verilog编译技术研究与实现

并行HDL模拟是加速大型复杂的VLSI系统模拟验证的有效方法，支持并行模拟的HDL编译技术是其中的关键技术，文章提出了一种支持并行模拟的Verilog编译技术，编译器将Verilog描述转换成C＋＋代码，最后与并行模拟核心库编译链接生成可执行并行程序。文章将编译器构成，代码生成方法和并行模拟核心库，该技术已经在并行Verilog模拟器ParaVer上实现。     

评估网络整体连通概率的算法

提出了一种评估网络整体连通概率的新方法.该方法提出了如何化简网络状态空间,并将状态空间进行多级分解,以缩减状态向量的规模.对分解所得的每一个网络状态向量,提出一种构造子网的方法来判断此向量的是否能保持原网络的连通性,通过迭代运算用网络整体连通概率的上下界来估计其真实值.与传统算法相比,该方法具有计算速度快、收敛性好、通用性较强,适合大规模网络近似计算的特点.     

一种增强Verilog建模能力的编译预处理器

文章讨论了一种增强Verilog硬件描述语言建模能力的编译预处理器的设计问题。VerilogHDL是专用集成电路设计中应用广泛的一种硬件描述语言,它尚存在一些缺陷。编译预处理器的功能是增强数字系统设计中对模块输入输出端口阵列等参数化设计的能力。在分析IEEEVerilog1364—2001建模特性的基础上,基于LEX和YACC设计出专门的编译预处理器,显著降低了程序规模,可以方便地嵌入其他仿真或综合工具中,增强了VerilogHDL参数化的建模特性。     

基于Verilog HDL的电梯系统设计

从状态机的角度,介绍了一种电梯控制器的Verilog HDL设计方法。将其嵌入到FPGA中,用于实现电梯的控制。着重介绍电梯的总体设计方案,详细描述其内部状态机的工作原理,并提供了电梯中主控制器与分控制器通信部分的Verilog源代码。给出了在Xilinx公司的ISE6.2+ModelSimXE5.6软件平台中进行EDA的综合结果与时序仿真,并遵循方向优先的原则提供3个楼层多用户的载客服务并指示电梯的运行情况。实际应用表明,该系统设计灵活,运行可靠,成本低廉,有一定的应用价值。     

JPEG2000位平面编码器的硬件实现

采用三个状态机控制编码操作,并采用局部优化和模板数据缓冲技术,提出了一种简单、灵活的新结构,提高了编码效率,减小了硬件实现的资源消耗,在码块处理上也具有很大灵活性。设计了硬件结构的VerilogHDL模型,进行了仿真和逻辑综合,并用FPGA进行了验证。仿真和综合结果表明,设计的硬件结构是正确的,最高频率可达82MHz,满足设计要求。     

应用于工业监控的视频增强处理算法的FPGA实现

应用 VerilogHDL 在 FPGA 中实现了视频增强算法,设计了视频增强算法所需的辅助功能,包括视频编解码控制、SRAM 访问仲裁控制及色度空间变换控制,用 Matlab 进行了视频增强的仿真,优化了视频增强算法的参数。     

基于混沌映射的分组密码算法

提出一种新的混沌分组密码算法。该算法基于扩展Feistel结构将128 bit明文加密为128 bit密文。轮函数中的S盒由Logistic混沌映射产生,算法密钥由128 bit的初始密钥通过Cubic映射迭代生成。采用硬件描述语言VerilogHDL设计实现该算法,并用Modelsim对加解密过程进行仿真,实验结果证明其具有高灵敏度的S盒,密钥空间大,混乱和扩散性能好。     

一种新的连续时间Sigma-delta调制器系统设计方法

连续时间结构sigma-delta调制器中包括两种频域,是该结构设计的难点之一.本文在分析传统的连续时间调制器的设计流程后,提出一种新的设计方法.该方法增加了CT-DT变换,把连续时间环路滤波器转换到离散时间状态空间,利用离散时间调制器的成熟的设计平台进行设计,可以减少设计反复,加速设计收敛.利用该方法,本文设计了一个可用于手机电视的高速度、中高精度的连续时间sigma-delta调制器.