基于n-bit协处理器的2n-bit RSA实现

借助模幂乘协处理器是提升RSA性能最有效的方法,但当RSA模幂运算长度超过协处理器能支持的最大运算长度时,协处理器将不再适用。本文针对这个问题,基于中国剩余定理和Fischer、Seifert算法,在n－bit模幂乘协处理器的基础上实现了模长为2n-bitRSA算法,并利用模幂乘协处理器实现了n－bit大数乘法和除法,进一步提高了RSA运算效率。     

运算精简的蒙哥马利算法模乘器设计

针对Montgomery算法的可伸缩脉动阵列模乘协处理器的硬件实现中,速度和面积没有取得很好平衡的问题,结合Walter等学者对Montgomery算法的分析,利用EDA仿真分析工具,提出一种运算精简的蒙哥马利算法模乘器设计方法.该方法通过先分析已有Montgomery算法,得到运算精简蒙哥马利算法,然后将该算法映射到可伸缩脉动阵列结构,使模乘器在速度和面积上能够取得很好的平衡.最后进行仿真实验验证,结果证明该方法解决了模乘器速度和面积平衡的问题.通过该方法设计的模乘器,用TSMC 0.18μm标准单元库综合,核心运算单元最高时钟频率可达385MHz,等效单元1.2k等效门.与现有其他方法相比,该模乘器在平衡方面取得较好性能,可以拓展其在移动通信领域的应用.     

可编程可伸缩的双域模乘加器研究与设计

模乘和模加减作为椭圆曲线公钥体制的核心运算,在ECC算法实现过程中使用频率极高。如何高效率、低成本地实现模乘模加减是当前的一个研究热点。针对FIOS类型Montgomery模乘算法和模加减算法展开研究,结合可重构设计技术,并对算法进行流水线切割,设计实现了一种能够同时支持GF(p)和GF(2n)两种有限域运算、长度可伸缩的模乘加器。最后对设计的模乘加器用Verilog HDL进行描述,采用综合工具在CMOS 0.18μm typical工艺库下综合。实验结果表明,该模乘加器的最大时钟频率为230 MHz,不仅在运算速度和电路面积上具有一定优势,而且可以灵活地实现运算长度伸缩。     

一种新型操作数长度可伸缩的模乘器VLSI设计

在改进基于字的Montgomery模乘算法的基础上，通过优化流水线结构缩短关键路径，实现了一种结构优化的模乘器。设计中采用了按字运算的高基Montgomery模乘算法，使该设计具有良好的可扩展性，可以完成任意位数的模乘运算。改进了模乘器的流水线结构，提高了模乘器的工作效率。该设计可以应用于各种高性能且低成本的RSA密码协处理器设计。     

基于高基阵列乘法器的高速模乘单元设计与实现

蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中.目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,基于这种结构位长为n的比特模乘仅需要约n/w+6个时钟周期,该结构设计的电路只与最小单元有关,在硬件实现时可以大大提高频率,并提高设计的性能,可以设计高速的RSA和椭圆曲线密码大规模集成电路.     

基于余数系统抗MESD攻击的RSA算法

RSA密码算法是SoC智能芯片最广泛应用的公钥密码算法之一,然而具有实现简单、攻击成功率高等优点的能量分析攻击对其具有较大的安全威胁。MESD攻击是针对RSA密码算法最有效的差分能量分析攻击手段之一。为加强RSA算法抵抗MESD差分能量分析攻击的能力,提出一种基于余数系统和蒙哥马利模乘算法的抗MESD差分能量分析攻击算法。采用余数系统把大数运算转变成小数运算,运用蒙哥马利模乘算法实现模除运算替换。由仿真实验和分析可知:该算法可以抵抗MESD差分能量分析攻击,具有非常好的理论研究意义与实际应用意义。     

基于智能卡的RSA与ECC算法的比较与实现

智能卡上的常用公钥算法为RSA和ECC算法。分别阐述了两者在带有加密协处理器的智能卡平台上的实现过程．包括RSA算法中模幂运算、模乘运算的实现；ECC算法中基域的选择、坐标系的选择、标量乘法和域算术运算的实现。并在In6neon的SLE66CLX系列智能卡芯片上实现了多种密钥长度的RSA和ECC算法，时两种算法的时间和空间效率进行了比较．根据比较结果指出了两者的优劣。     

Radix-8 Booth译码Montgomery模乘的RSA算法的设计和硬件实现

提出一种使用Radix-8 Booth译码的Montgomery模乘算法,进一步减少了模乘的中间乘积项个数,提高了模乘的速度.并给出基于该模乘算法的1024位RSA加密硬件的实现方案,其加密速度可达到采用普通Montgomery模乘的RSA加密方案的2倍.在设计方法上使用基于系统级算法的快速设计流程,在系统级设计阶段确定模乘和RSA整体算法的实现方案,并对其评估及优化,缩短了RTL阶段的设计时间,加快了设计思想到硬件实现的转化.实现方案在自行设计的FPGA开发板上通过验证,并进一步转换为ASIC设计综合.     

RSA/ECC密码协处理器的硬件实现

给出了一种公钥密码协处理器的结构，既可以计算定义在Fp上的椭圆曲线的点乘运算，也可以计算应用在RSA中的模幂运算，支持域长度不超过256比特的ECC，长度不超过2 048比特的RSA。该协处理器具有结构简单、实现方便、稍加调整即可满足用户对面积的要求等特点。     

高速、可配置RSA密码协处理器的VLSI设计

通过算法级分析和对比RSA原始算法以及改进型模幂模乘算法,提出了一种双重流水线结构的RSA密码协处理器体系结构,该结构具备高速、可配置性能·基于该体系结构,可以根据不同的用户需求,方便地设计出支持各种速度和密钥长度的RSA密码处理器·该体系结构尤其适用于设计高速、高位宽RSA密码芯片;同时其可配置性能也可以满足低速、高位数、高安全性RSA系统的市场需求·另外,基于该体系结构设计的RSA加密IP,非常适合SoC的芯片设计·最后,基于该体系结构设计了一款高速1024b RSA密码加密芯片,采用0·18μm标准单元库设计,实现结果显示,芯片在150MHz时钟频率下能完成每秒5000次1024b RSA加密运算,是国内同类产品中速度最快的·     

Scalable hardware implementing high-radix Montgomery multiplication algorithm

This paper presents a new scalable hardware implementing modular multiplication. A high radix Montgomery multiplication algorithm without final subtraction is used to perform this operation. An alternative proof for the final Montgomery multiplication by 1, removing the condition on the modulus, is given. This hardware fits in any chip area and is able to work with any size of modulus. Unlike other scalable designs only one cell is used. This cell contains standard and well optimized digit multiplier and adder. Time–area trade-offs are also available before hardware synthesis for differents sizes of internal data path. The pipeline architecture of the multiplier component increases the clock frequency and the throughput. Time–area trade-offs are analyzed in order to make the best choice for given time and area constraints. This architecture seems to provide a better time–area compromise than previous scalable hardware.     

An efficient common-multiplicand-multiplication method to the Montgomery algorithm for speeding up exponentiation

The modular exponentiation is a common operation for scrambling secret data and is used by several public-key cryptosystems, such as the RSA scheme and DSS digital signature scheme. However, the calculations involved in modular exponentiation are time-consuming especially when performed in software. In this paper, we propose an efficient CMM-MSD Montgomery algorithm by utilizing the Montgomery modular reduction method, common-multiplicand-multiplication (CMM) method, and minimal-signed-digit (MSD) recoding technique for fast modular exponentiation. By using the technique of recording the common signed-digit representations in the grouped substrings of exponent, our algorithm can improve the efficiency of both the original CMM exponentiation algorithm and the Montgomery multiplication algorithm. The fast modular exponentiation algorithm developed in this paper can be easily implemented in general signed-digit computing machine, and is therefore well suited for parallel implementation to fast evaluating modular exponentiation. Moreover, by using the proposed CMM-MSD Montgomery algorithm, on average the total number of single-precision multiplications can be reduced by about 38.9% and 26.68% as compared with Dusse-Kaliski’s Montgomery algorithm and Ha-Moon’s Montgomery algorithm, respectively.     

一种可重构模乘器的硬件设计

提出一种改进的基于剩余数系的Montgomery模乘算法.该算法通过对相对固定的参数进行预计算,从而减少运算过程中模乘运算的次数,与Bajard J C提出的算法(IEEE计算机会刊,2004第6期)相比减少300/(2k+8).同时基于改进算法提出数据长度可伸缩的硬件模乘器结构设计,并在0.18 μm SMIC工艺下...     

一种双域Montgomery求逆算法与硬件实现

有限域上的求逆运算是椭圆曲线密码算法的关键运算之一。分别对GF（p）和GF（2ⁿ）域上的Montgomery模逆算法进行分析,并将GF（2ⁿ）域上的Montgomery模逆算法中对变量阶数的比较进行了改进,这样不仅利于GF（p）和GF（2ⁿ）域上的模逆运算在统一的硬件结构上实现,也解决了数据位数较大时进行阶数比较延迟较大的问题,在此基础上提出一种基于GF（p）和GF（2ⁿ）双域上统一的模逆算法,并根据算法,采用双域可伸缩运算单元,实现了一种可扩展的统一Montgomery模逆硬件结构。设计采用Verilog-HDL语言进行硬件描述,并基于0.18 μm工艺标准单元库进行了综合,结果表明该设计与其他设计相比具有灵活性好、性能高的特点。     

Montgomery算法及其快速实现

基于传统的Montgomery算法，提出了对其加速的3种方案。分别对求逆元、模乘以及大整数平方运算构造了相应的快速算法，大大降低了传统Montgomery算法的时间复杂度，从而提高了RSA算法的加解密速度。     

一种基于FPGA的素域椭圆曲线标量乘结构

基于一种简化求商的高基Montgomery模乘流水化阵列结构,提出并实现了素域上椭圆曲线标量乘硬件结构。该结构采用修正的Jacobian坐标的点加和倍点算法以及Kaliski提出的Montgomery模逆的算法。实验结果表明,该结构与相关工作相比具有更好的性能。     

Montgomery模平方算法及其应用

分析Montgomery模乘算法的设计思想和模平方中乘法的计算过程，通过引入两种新的平方计算方法以及对Montgomery算法的优化，提出适合于通用32位处理器实现的Montgomery模平方算法。将该方法应用于模幂计算，给出基于滑动窗口技术的Montgomery模幂算法。实验结果表明，该算法能将模幂的计算速度提高9%~12%。     

可伸缩双域Montgomery乘法器的优化设计与实现

模乘运算是公钥密码算法中的关键运算,本文基于全字运算的Montgomery模乘算法,设计了具有可伸缩硬件结构的模乘器。该模乘器可以基于固定的数据路径宽度对任意长度的数据进行运算,并且能够支持两个有限域上的运算。最后用Verilog硬件描述语言对该乘法器的硬件结构进行代码设计,并用Synopsys公司的Design Complier在Artisan SIMC 0.18μm typical工艺库下综合。实验结果表明,相对于其他模乘器设计,本文设计具有较高的时钟频率,并且由于大大减少了运算所需的时钟周期数,模乘运算速度较快。