一种基于W5100的数据传输系统

设计了一种基于TCP/IP通信协议、使用以太网控制器芯片W5100与ARM内核芯片AT91SAM7SE实现的数据传输系统。介绍了系统的硬件设计、接口时序以及软件流程。设计提出对W5100与AT91SAM7SE的硬件接口采用直接总线连接模式,软件操作采用直接总线连接模式与间接总线连接模式相混合的方式,以达到高速传输的目的。     

一种高性能的∑-ΔA/D转换器的设计

提出了一种高速高分辨率的过采样率可配置的四阶基于2-1-1级联拓扑结构的Sigma Delta A/D转换器的设计方法.设计采用的是0.18μm CMOS混合工艺,模拟电路和数字电路的供电电压分别为3.3V和1.8V.该转换器的采样时钟速率最高可以达到64MHz,过采样率可以配置为32、16两种方式,当过采样率为32时,可达到115dB的无杂散动态范围和95dB的信噪比,总功耗约为200mW.     

基于EZ-USB FX2和有限状态机控制的数据发送系统设计

在现代数字信号处理系统中,通常需要实时传输大量来自传感器的数据。为了验证系统的可靠性、稳定性和实际处理性能,需要一种能够模拟传感器组件将构造的仿真测试数据和真实实验数据导入数据处理系统的测试设备,特别是当硬件部分改动升级后,软件模拟无法完成测试目的时。而通用串行总线具有高数据传输率、无需配置、即插即用等特性,完全满足这种传输任务的要求。设计了一种基于EZ-USBFX2的高速数据传输系统,再配合有限状态机逻辑控制,将数据分配成满足数据处理系统要求的格式。该测试系统已成功运用到声呐系统测试中,并成功的发现了原系统存在的问题。实践表明,该测试系统稳定可靠,通过改变控制逻辑对数据的分配方式可兼容不同数据处理系统,具有良好的多用途性。     

一种用于驻极体麦克风的数字前置放大器设计

传统的模拟麦克风由于自身抗干扰能力差,很难满足新一代音频系统对输入端的要求,本文提出了一种数字前置放大器技术,可以与驻极体麦克风进行无缝连接,能够将麦克风产生的微弱的电信号直接转换成后续数字设计平台所需的数字信号,能够对信号进行可编程增益放大,具有面向便携式应用的宽电压摆动和低功耗设计。测试结果表明数字前置放大器动态范围达到88dB,等效输入参考噪声为5μVrms,正常工作功耗为540μW,休眠模式下消耗电流不超过10μA,与传统模拟麦克风相比,数字前置放大器构成的数字麦克风可以提供更好的信噪比、更高的集成度、更低的功耗和更强的抗干扰能力。     

基于DFRFT水下动目标LFM回波检测算法

匹配滤波器作为高斯白噪声背景下线性调频信号的最优检测器,在水下声信号处理中得到了广泛的应用。根据匹配滤波器输出峰值位置可以获得目标距离的估计,但运动目标径向速度造成的回波和样本失配将导致匹配滤波器检测性能下降。利用分数阶傅里叶变换对线性调频信号的聚焦特性,提出了应用离散分数阶傅里叶变换的水下运动目标线性调频回波检测算法。仿真测试表明,该算法对于混响噪声背景下径向速度未知动目标的线性调频回波具有良好的检测性能。     

OSCA-CFAR在K分布杂波背景下的性能分析

本文证明了形状因子已知条件下有序统计平均（OSCA）恒虚警检测器在K分布杂波背景下具有恒虚警性能，分析了均匀K分布杂波背景和多目标情况下该检测器的性能，并与OS和OSGO-CFAR进行了比较，仿真结果表明OSCA在两种环境下均具有最好的检测性能。     

指令调度中推断和推测技术的研究

编译器提高程序并行性的主要障碍是：频繁的控制转移和模棱两可的内存访问。推断和推测是vliw处理器体系结构的新特点，为了消除分支或访存对指令级并行性识别的影响。指令调度是编译器挖掘程序指令级并行性的关键技术之一，本文论述了如何在指令调度中有效地利用推断和推测技术，提高程序的性能。     

基于可配置处理器的SoC系统级设计方法

论文对一种经过改进的SoC系统级快速设计方法进行了介绍和研究。该设计基于可配置处理器核,在设计早期阶段对SoC系统快速建模,以获得针对具体应用算法的最优性能。同时,利用软硬件协同设计方法,得到硬件结构模型和软件开发平台。实验结果表明,该方法不仅灵活,而且设计周期短,减少了设计工作量。     

一种新型解耦陀螺的结构及电路设计

提出了一种新型的静电驱动微机械陀螺结构,采用两组对称的梳齿结构作为驱动电极,同时采用中央质量块栅格和另外一组梳齿两种结构检测感应模态的振动.该结构阻尼系数小,可达到较高的测量分辨率和准确率.本文采用解析方法和有限元法分析了该结构的振动阻尼特性、机械解耦和噪声特性以及梳齿结构的电磁学特性.提出了该结构的驱动电路和信号检测电路,并对电路特性进行了仿真分析.     

一种可配置的Cache/SRAM存储器的设计

不同的应用对存储器结构有不同的需求:在运行控制任务时,需要Cache匹配速度差异;在处理数据流时,需要片内存储器提高访问带宽.本文设计了一种基于SRAM的可配置Cache/SRAM存储器,通过数据存储器独立寻址,控制和数据通路充分共享,实现了一个四路组相连、容量为16KB的Cache和容量为16KB的SRAM.综合结果表明,该设计与普通Cache相比,延时仅增加0.035%,门数增加1.06%.