CAM中匹配线能量延迟积有效的一种级联电荷共享技术

A novel cascaded charge-sharing technique is presented in content-addressable memories（CAMs）,which not only effectively reduces the match-line（ML） power by using a pre-select circuit,but also realizes a high search speed.Pre-layout simulation results show a 75.9% energy-delay-product（EDP） reduction of the MLs over the traditional precharge-high ML scheme and 41.3% over the segmented ML method.Based on this technique,a test-chip of 64-word × 144-bit ternary CAM（TCAM） is implemented using a 0.18-μm 1.8-V CMOS process,achieving an 1.0 ns search delay and 4.81 fJ/bit/search for the MLs.     

基于0.5微米CMOS工艺的电流模ADC设计

提出了一种流水线电流模式模数转换器的设计,采用0.5微米CMOS工艺进行设计。通过采用全局/本地偏置电流源电路的布局方法,大大减少了各模块之间的互连线数目,使得电流模ADC具有较好的可扩展性和可移植性。在设计中,未使用高精度的线性电容,这使得设计的ADC能够利用标准的数字CMOS工艺实现,可作为SoC设计中的模拟IP应用。测试结果表明,设计的电流模式ADC的动态范围达到61.46dB,DNL和INL分别为-0.005～+0.027LSB和-0.1～+0.2LSB。     

基于程序执行轨迹的SoC软硬件划分方法

提出了基于程序执行轨迹提取加速模块的软硬件划分方法.利用热trace提取算法划分系统中关键的trace到硬件,使用分支断言构造原子执行单位,以较小的硬件代价获得较高的加速比.实验中,与采用模拟退火算法的指令级细粒度划分相比,获得的性能平均高9.6%,最终结果硬件面积小29%.     

一种超高频高Q值CMOS带通滤波器设计

介绍了一种基于Nauta跨导一电容积分器的CMOS集成滤波器设计。在滤波器设计过程中，利用改进的Nauta导具有可调增益、高线性度、宽频域特点，使滤波器可工作在UHF频段并有高品质因数Q，仿真结果表明，所设计的滤波器采用Cllarted Semiconductor Manuhcturing（CSM）0．35um CMOS工艺，工作电压为3V，Q值可达到40-100，当中心频率为433MHz，Q值为40时，无杂散动态范围（SFDR）约为61．4dB，并可通过调节电路偏压达到对中心频率ωc和Q的调谐。     

利用冲突预测方法的高缓组织方案

本文提出了一种直接映象式高速缓存块冲突预测方法,即借助于高缓块的最近替换行为动态预测冲突发生.基于该方法,我们设计了一种高缓结构-冲突预测高缓,主体为一个直接映象式高缓和一个较小的全相联高缓,利用冲突预测表实行高缓块的动态分配.应用于片上数据高缓的SPEC95 仿真结果表明,与16kB直接映象式高缓相比,(8+1)kB冲突预测高缓命中率平均可提高12.2%,与类似结构的高缓(如NTS高缓、PCS高缓等)相比降低了硬件开销,简化了控制机构,易于实现,并且在命中率和总线交通量等性能方面都有所提高.     

双重吸杂技术的研究

本文介绍了“双重吸杂技术”的优点,它比目前常规“POGO”技术,减少了三次CVD 工艺过程,操作简便,有利于大批量生产;报导了具有双重吸杂机制的晶片之吸杂效果。实验证明,不仅可吸除外延层中的多种微缺陷而使Cl—H—Si 系统生长的外延片得到全亮片,同时也可吸除单晶片中的一些微缺陷,从而提高了晶片的性能。用经过这种技术处理的单晶片或生长的外延片制管时,不但提高了管芯成品率,而且电参数一致性好,击穿耐量高,漏电流小,大电流下伏——安特性好,并列举了制管实验结果。除此之外,文中对双重吸杂机构的吸杂机理,作了初步讨论.     

同步时序电路优化中的时序重构技术

本文论述了自８０年代初以来，同步时序电路优化方法中出现的时序重构技术的基本理论、方法和应用，并指出了此技术进一步实用化的几种方法。     

DCT网络基于算法的并发错误检测结构

本文提出了一种离散余弦变换（ＤＣＴ）电路的并发错误检测结构,并在此基础上又提出一改进结构,ＤＣＴ采用Ｂ．Ｇ．Ｌｅｅ算法蝶型结构实现,检测采用的方法是基于算法的并发错误检测容错方法,结构中由于采用两组检测机制同时检测,在不增加硬件冗余的同时,吞吐量达到１００％,且故障覆盖率提高,对所提出的结构,文中分析了系统的绑亲笔 率,并给出了结论。     

CLA加法器混合式BIST方案

本文以先行进行加法器为例,将确定性测试方法与伪随机测试方法相结合,提出了实现内建自测试电路中测试生成器的、在测试昨测试电路硬件开锁之间取得折衷的几种方案。最后,比较并分析了所得结果。     

RS(255,223)码编码器设计与CPLD实现

选取具有对称系数的生成多项式,利用Ｔｏｐ－ｄｏｗｍ设计方法设计并用ＣＰＬＤ实现了ＲＳ（２５５,２２３）码编码器。该编码器可装一片Ｆｌｅｘ８０００系列ＥＰＦ８８２０ＡＴＣ１４４－２芯片中,所用逻辑单元数为５３７个,约８７００个门,可稳定工作在１０ＭＨｚ频率上。