工艺映射匹配技术的BOSM方法

本文在已有工艺映射匹配方法的基础上,给出了以布尔操作为基础的结构匹配（Ｂｏｏｌｅａｎ Ｏｐｅｒａｔｉｏｎ Ｂａｓｅｄ Ｓｔｒｕｃｔｕｒｅ Ｍａｔｃｈｉｎｇ）方法。该方法不仅具有布尔匹配法的结果可靠的优点,同时具有结构匹配法的时间复杂性简单的优势。当布尔函数的输入理量数为ｎ时,ＢＯＳＭ法的时间复杂性是Ｏ（ｎ＾３）。     

基于多扫描链的内建自测试技术中的测试向量生成

针对基于多扫描链的内建自测试技术,提出了一种测试向量生存方法。该方法用一个线性反馈移位寄存器（LFSR）作为伪随机测试向量生成器,同时给所有扫描链输入测试向量,并通过构造具有最小相关度的多扫描链克服扫描链间的相关性对故障覆盖率的影响。此外该方法经过模拟确定难测故障集,并针对这外难测故障集利用ATPG生成最小确定性测试向量集。最后丙依据得到的最小测试向量集来设计位改变逻辑电路,利用们改变逻辑电路控制改变扫描链上特定的值来实现对难测故障的检测,从而实现被测电路和故障完全检测。     

一种用于模拟电路仿真的改进型迭代算法

模拟电路的仿真问题最终归结为对线性代数方程组的求解。利用分块化方法可以降低求解过程中Jacobi矩阵的维数,从而有效降低求解时间。如何降低求解线性方程组的迭代次数,是有效降低求解时间的另一重要问题。首先详细分析了用于求解模拟电路代数方程中Jacobi矩阵的划分问题,然后提出一种改进的隐式迭代方法。最后,通过实验分析了算法中内迭代次数Iin对总迭代次数的影响,该结论对提高整体加速比具有指导意义。     

一种用于并行电路仿真器的静态负载平衡算法

模拟电路的仿真问题可以最终归结为对线性代数方程组的求解。利用分块化方法可以降低求解过程中雅可比矩阵的维数,从而有效地降低求解时间。但是在矩阵进行划分之后,如何进行负载平衡,则是最终能否有效提高加速比的重要问题。提出了相应的静态负载平衡算法,并使用具体电路应用进行评价,试验证明该负载平衡算法对提高加速比有很好的效果。     

一种基于CMOS工艺射频有源滤波器的设计

射频滤波器是无线通信系统的关键部件之一。本文根据射频SoC的需求,设计了一种基于Q-增强型射频有源CMOSLC型滤波器。该滤波器利用负阻抗增强电路品质因数,可有效地解决射频片上无源LC滤波器的品质因数偏低,插入损耗偏大的问题。该滤波器采用TSMC 0．18umCMOS工艺,当供电电压为1．8V,中心频率在2．142GHz时,-3dB带宽仅为36MHz。仿真结果表明,该滤波器正确有效,适于全集成。     

一种基于混沌的鲁棒低功耗真随机数发生器

提出了一种低功耗真随机数发生器,它基于简单的伯努利移位混沌映射,并通过对映射进行特殊扩展来保证在实际实现中保持鲁棒性.映射由开关电流技术实现,从而使其可以完全嵌入到片上密码系统中.采用流水线结构并用简单的异或电路来提高信息熵.该随机数发生器采用HJTC的0.18μm CMOS mixed signal工艺进行流片,并通过测试对其统计特性进行了分析.芯片功耗仅为1.42mW,输出比特率为10Mbit/s.     

一种基于混沌的鲁棒低功耗真随机数发生器

提出了一种低功耗真随机数发生器,它基于简单的伯努利移位混沌映射,并通过对映射进行特殊扩展来保证在实际实现中保持鲁棒性.映射由开关电流技术实现,从而使其可以完全嵌入到片上密码系统中.采用流水线结构并用简单的异或电路来提高信息熵.该随机数发生器采用HJTC的0.18μm CMOS mixed signal工艺进行流片,并通过测试对其统计特性进行了分析.芯片功耗仅为1.42mW,输出比特率为10Mbit/s.     

针对嵌入式Cache的内建自测试算法

通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器(SRAM)和内容可寻址存储器(CAM)的功能故障模型,提出了有效地针对嵌入式应用的DS-MarchC E和DC—March CE测试算法,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间长导致测试效率低的问题．利用March CE算法并结合Cache系统的电路结构特点,设计并实现了一套集中管理的内建自测试测试方案．此方案可以并行测试Cache系统中不同容量、不同端口类型的存储器,并且能够测试地址变换表(TLB)的特殊结构,测试部分面积不到整个Cache系统的2％．     

Current mode ADC design in a 0.5-μm CMOS process

This paper presents a pipelined current mode analog to digital converter（ADC） designed in a 0.5-μm CMOS process.Adopting the global and local bias scheme,the number of interconnect signal lines is reduced numerously,and the ADC exhibits the advantages of scalability and portability.Without using linear capacitance,this ADC can be implemented in a standard digital CMOS process;thus,it is suitable for applications in the system on one chip（SoC） design as an analogue IP.Simulations show that the proposed current mode ADC can operate in a wide supply range from 3 to 7 V and a wide quantization range from ±64 to ±256 μA.Adopting the histogram testing method,the ADC was tested in a 3.3 V supply voltage/±64 μA quantization range and a 5 V supply voltage/±256 μA quantization range,respectively.The results reveal that this ADC achieves a spurious free dynamic range of 61.46 dB,DNL/INL are-0.005 to ＋0.027 LSB/-0.1 to ＋0.2 LSB,respectively,under a 5 V supply voltage with a digital error correction technique.     

CAM中匹配线能量延迟积有效的一种级联电荷共享技术

A novel cascaded charge-sharing technique is presented in content-addressable memories（CAMs）,which not only effectively reduces the match-line（ML） power by using a pre-select circuit,but also realizes a high search speed.Pre-layout simulation results show a 75.9% energy-delay-product（EDP） reduction of the MLs over the traditional precharge-high ML scheme and 41.3% over the segmented ML method.Based on this technique,a test-chip of 64-word × 144-bit ternary CAM（TCAM） is implemented using a 0.18-μm 1.8-V CMOS process,achieving an 1.0 ns search delay and 4.81 fJ/bit/search for the MLs.