基于一种新的时空编码技术的片上总线的低延迟低能耗设计

在深亚微米设计中,降低能耗和传播延迟是片上全局总线所面对的两个最主要设计目标.本文提出了一种用于片上全局总线的时空编码方案,它既提高了性能又降低了峰值能耗和平均能耗.该编码方案利用空间总线倒相编码和时间编码电路技术的优点,在消除相邻连线上反相翻转的同时,减少了自翻转数和耦合翻转数.在应用该总线编码技术降低总线延时和能耗的设计中,给出了一种总线上插入中继驱动器的设计方法,以确定它们合适的尺寸和插入位置,使得在满足目标延时和翻转斜率要求的同时总线总的能耗最小.该方法可用来为各种编码技术获得翻转斜率约束下的总线能耗与延时的优化折中.     

一种无电阻高电源抑制比的CMOS带隙基准源

提出一种输出低于1V的、无电阻高电源抑制比的CMOS带隙基准源(BGR).该电路适用于片上电源转换器.用HJTC0.18μm CMOS工艺设计并流片实现了该带隙基准源,芯片面积(不包括pad和静电保护电路)为0.031mm2.测试结果表明,采用前调制器结构,带隙基准源电路的输出在100Hz与lkHz处分别获得了-70与-62dB的高电源抑制比.电路输出一个0.5582V的稳定参考电压,当温度在0～85℃范围内变化时,输出电压的变化仅为1.5mV.电源电压VDD在2.4～4V范围内变化时,带隙基准输出电压的变化不超过2mV.     

基于一种新的时空编码技术的片上总线的低延迟低能耗设计

在深亚微米设计中,降低能耗和传播延迟是片上全局总线所面对的两个最主要设计目标.本文提出了一种用于片上全局总线的时空编码方案,它既提高了性能又降低了峰值能耗和平均能耗.该编码方案利用空间总线倒相编码和时间编码电路技术的优点,在消除相邻连线上反相翻转的同时,减少了自翻转数和耦合翻转数.在应用该总线编码技术降低总线延时和能耗的设计中,给出了一种总线上插入中继驱动器的设计方法,以确定它们合适的尺寸和插入位置,使得在满足目标延时和翻转斜率要求的同时总线总的能耗最小.该方法可用来为各种编码技术获得翻转斜率约束下的总线能耗与延时的优化折中.     

具有负反馈的分段曲率校正CMOS带隙基准源

提出了一种新型带有负反馈的分段曲率校正带隙电压基准源,该基准源的主要特色是利用温度相关的电阻比技术获得一个分段曲率校正电流,校正了一阶带隙基准源的非线性温度特性.该分段线性电流产生电路还形成了一个负反馈,以改善带隙基准源的电源抑制和线性调整率.测试结果表明:在2.6V电源电压下,该基准源在没有采用校正的条件下,在-50～125℃温度范围内实现了最大21.2ppm/℃温度系数,电源抑制比为-60dB.在2.6～5.6V电源电压下的线性调整率为0.8mV/V.采用中芯国际(SMIC)0.35μm5Vn阱数字CMOS工艺成功实现,有效芯片面积0.04mm2,其总功耗为0.18mW.该基准源应用于3,5V兼容的光纤接收跨阻放大器.     

双时钟输入的Cache-AMBA桥设计

设计了一种适用于不同时钟域之间数据传递的Cache-AMBA桥。利用AHB总线的信号特点以及桥与I-Cache和D-Cache控制器的握手机制,用较简单的组合逻辑解决了数据的丢失及数据的重复采样问题。SoC系统通过了FPGA原型验证,并用TSMC 0.25μm CMOS工艺流片成功。芯片测试结果表明,系统在CPU与总线频率之比为2∶1和1∶1两种模式下均正常工作,CPU的最高频率为133MHz。     

双吸除技术对提高LSI硅单晶性能的作用

通过离子探针分析,少子寿命监测和对诱生缺陷形成情况的观察分析证明,经过双吸除技术处理的晶片,在经受了器件制造工艺条件下的多次高温处理后,含杂量和二次缺陷密度普遍低于常规片,而少子寿命则高于未经处理的单晶片1个数量级以上.IC制作的初步实验结果证明,双吸除技术是可起到改善LSI所用硅单晶性能的良好作用的.     

同步时取电路优化中的时序重构技术

本文论述了８０年代初以来，同步时序电路优化方法中出现的时序重构技术的基本理论、方法和应用，并指出了此技术进一步实用化的几种方法．     

基于VHDL-AMS的模拟系统的行为级模拟算法与实现

针对基于VHDL-AMS的模拟系统的行为级模拟领域里两类关键的技术问题：行为级模拟速度问题和中断(BREAK)语句的中断列表处理问题，提出了有效的Jacobian矩阵构造方法、矩阵方程求解算法和预定义属性的计算方法。最后，通过实例验证了这些方法的功效。     

使用SystemC验证库进行随机验证

SystemC是一种适用于SoC顶层设计的新型硬件设计语言,SystemC验证库是SystemC标准库的一个增补库,用以增强SystemC在SoC顶层验证的能力,本文对SystemC及其验证库进行了简要介绍,重点说明了如何使用SystemC验证库进行随机测试.