RapidIO交换芯片的静态时序约束设计

静态时序分析是目前通用的芯片时序验证的重要方法,其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则,好的时序约束可以正确地体现芯片的设计需求。针对RapidIO交换芯片中存在的多时钟域构成、高速通道的高速时钟频率要求,2x/4x绑定模式下多lane时钟同步等的特殊要求,以及较多的跨异步时钟处理存在的问题,文中提出一种多分组的全芯片时序约束,通过设置时钟定义、时钟组定义、端口延迟定义、时序例外和虚假路径等,以及修正和优化必要的setup time/hold time违例,解决RapidIO交换芯片静态时序分析中的时序违例等时序问题,实现时序收敛的目的。实验验证及流片测试结果表明,所有时序路径均满足时序要求,RapidIO芯片的时序约束设计正确、完备。     

基于MS-ECO的多模式多端角签收时序修复方法的研究

为了使现代超大规模数字芯片物理设计在签收阶段更快、更好地达到时序收敛,基于MS-ECO时序修复引擎,结合后端签收工具Tempus的精确度和后端实现工具Innovus的高效性,采用分布式多模式多端角时序分析,提出了一种跨平台签收阶段自动时序修复方法。在3个不同工艺的数字芯片上验证了该方法。结果表明,该方法平均能使时序违例路径减少86%,并使WNS降低72%,TNS降低89%。同时,该时序修复方法没有引入新的设计规则违例(DRV)。     

数字集成电路时序优化策略

时序是数字时序电路的核心,时序得不到满足将直接导致电路不能正常、稳定地工作。随着人们对系统数据吞吐量要求的成倍增加,芯片的规模和复杂度也在不断上升,此时,时序成为数字电路频率上升的瓶颈。时序违例往往导致芯片开发不能顺利进行甚至流片失败,这是不能接受的。从前端RTL代码到逻辑综合过程,研究了数字芯片设计中的时序优化方法,为数字电路工程师和研究人员提供有益的参考。     

百万门系统级芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

通用的全帧型面阵CCD时序发生器设计方法

介绍了面阵CCD485的内部结构、工作模式,并给出了其基本驱动电路设计。然后通过对面CCD485驱动时序图的分析,分析了全帧型大面阵CCD 的正常工作、快速擦除、图像窗口输出和像元合并的驱动时序,提出了一种基于时序细分和有限状态机的通用型全帧型面阵CCD驱动时序发生器设计方法。该方法通过对CCD 驱动时序进行分组,将每一组时序的波形划分为若干个基本输出状态,这样CCD 各个工作阶段所需的驱动时序都可以由各基本状态组合出来,使用摩尔型有限状态机来描述,将时序驱动器进行了模块化设计。给出了各个模块的具体设计,使时序发生器的设计过程更加简单,最后采用Xilinx公司的Virtex-ⅡPro系列FPGA-XC2VP20、ISE软件平台,设计了CCD驱动时序发生器,并进行了波形仿真分析。输出信号完全满足485芯片的驱动时序要求,证明了该设计方法的有效性。     

基于MCMM技术快速实现IC时序收敛

如今的集成电路(Integrated Circuit,IC)设计往往要求芯片包含多个工作模式,并且在不同工艺角(corner)下能正常工作。工艺角和工作模式的增加,无疑使时序收敛面临极大挑战。本文介绍了一种在多工艺角多工作模式下快速实现时序收敛的技术——MCMM(Multicorner-Multimode)技术,该技术将工艺角和模式进行组合,对时序同时进行分析和优化,到达快速实现时序收敛的目的。该技术应用于一个80万门基于TSMC 0.152μm logic工艺的电力网载波通信(PLC)芯片设计,设计实例表明,利用MCMM技术不但可以解决时序难以收敛的问题,而且大大降低了芯片设计周期。     

数字音频广播基带解码芯片后端设计中的时序收敛方案

在数字集成电路设计中,时序收敛是保证芯片性能的关键,但随着集成电路制造工艺的不断发展,芯片规模不断增加,结构日趋复杂,时序收敛的难度也逐渐加大。该文针对数字音频广播基带解码芯片的后端设计,分析了造成时序违例的原因,并在综合、布图规划、布局等阶段提出了对应的时序收敛策略,最终使芯片满足了系统的时序要求。     

考虑物理布局布线约束的快速时序收敛

本文提供了一种准确高效的多角多模的快速时序收敛ECO解决方案,可以支持复杂So C集成电路层次化设计和多电压域设计。在时序优化过程中不但考虑了物理布局因素约束,还综合考虑了物理布线带来的影响,可以满足20nm先进工艺条件下的设计规则。不但保证了时延计算精度,而且与物理实现PR工具和静态时序分析STA工具保持着很好的一致性。它具有先进的优化算法,灵活的流程控制,能快速实现Setup,Hold,Max-transition等多目标的时序收敛,保证了芯片按时投片生产和产品上市时间。     

Path-Based静态时序分析方法

随着半导体特征工艺尺寸的缩小,IC芯片的物理参数和电学参数的波动越来越明显,特别是在高速芯片的设计中,那些满足简单功能性验证的芯片,就有可能由于时序的不满足导致厂商莫大的损失.重点在于给芯片设计者一个简要的静态时序分析(Static Timing Analysis简称STA)的概况.通过一个简单的例子,主要阐述了:面对伴随着半导体工艺特征尺寸缩小而来的时序问题,STA各自不同的分析算法及其对分析结果的影响;以及真正设计过程中如何借助EDA工具与约束文件实现这样的算法.期望给予所有的IC设计者关于STA的一个大致了解.使得其在整个设计过程中都能够考虑到时序问题.并且使用合适的分析算法,从而有效提高芯片的良率.     

LCoS微型显示器的时序彩色化设计

设计了一种用单屏LCoS实现彩色VGA显示的时序彩色化方式,其占空比为1／18。并介绍了几种快速液晶材料。通过设计功耗约1．2mW的LCoS芯片,简述了采用EDA软件设计彩色LCoS芯片的方法及部分仿真结果。     

基于高阶累积量的MPSK识别方法

提出一种不需要载波同步的调制识别方法,能够实现二进相移键控（BPSK）、正交相移键控（QPSK）和八进相移键控（8PSK）的识别。其方法是：首先对带有残余载波的基带信号进行定时抽样,计算抽样点的点积及叉积,并将点、叉积复合成一个复基带调相信号,其特点是调制阶数与原信号相同,而残余载波转换为固定相位;然后,利用这个复基带信号的四阶累积量构造分类向量进行分类。首先介绍四阶累积量的基本概念;然后给出相移键控（PSK）信号的表达形式,点叉积计算方法及其组合而成的复基带信号的形式;其次介绍识别算法;最后进行仿真分析,并考察了符号长度、定时误差及成形因子对分类性能的影响。     

基于FPGA的数字基带传输位同步恢复

提出了一种基于全数字锁相环提取数字基带传输位同步时钟的设计方案,该方案采用环路鉴相器产生误差信号控制本地位同步电路的添加/扣除门在时钟输出的脉冲序列中附加或扣除1个或几个脉冲实现同步。给出了该方案的整体电路,并经VHDL程序设计,在MaxplusⅡ环境下做了时序仿真,从仿真结果分析了设计方法可实现数字基带传输位同步时钟的提取。     

基带芯片物理层控制方案的设计

对多核基带芯片物理层控制方案进行了简单的讨论,提出了一种用于GSM移动终端基带芯片物理层控制(L1C)的方案,根据GSM的帧结构设计了基时钟电路,并以物理层信号处理流程为依据,建立了物理层上下行的调度时序,初步完成了基带芯片SoC系统多核之间的任务调度和时序控制。     

Synchronization of quadrature-quadrature phase-shift keying signals

The key synchronization aspects in the system design of a QQPSK (quadrature-quadrature phase-shift-keying) modem are addressed. The sensitivity of the data demodulator to synchronization errors is discussed, and contextually the performances of some IF and baseband carrier phase and symbol timing recovery schemes are evaluated both theoretically and by computer simulations. In particular, a fourth-power IF carrier/clock regenerator and two baseband clock recovery schemes, with and without the aid of data decisions, respectively, are taken into account. The analysis shows on the one hand the substantial robustness of QQPSK to carrier phase errors and the adequacy of the examined carrier extraction scheme. On the other hand, the remarkable sensitivity of QQPSK to symbol timing inaccuracy is stressed and the need to resort to the newly proposed decision-aided baseband clock recovery scheme is pointed out     

A 184 mW Fully Integrated DVB-H Tuner With a Linearized Variable Gain LNA and Quadrature Mixers Using Cross-Coupled Transconductor

A fully integrated direct conversion DVB-H tuner is realized in a 0.5-mum SiGe BiCMOS technology. To meet the stringent linearity requirement while keeping low power consumption, novel linearization techniques for a variable-gain low-noise amplifier (VG-LNA) and a mixer are proposed. The proposed linearized VG-LNA has a variable gain range of over 50 dB, noise figure of less than 2.6 dB over the frequency range from 200 to 1000 MHz, and IIP3 of more than -10 dBm at a current consumption of 2.1 mA. The quadrature mixer with the proposed linearization technique achieves OIP3 of more than 25 dBm at a current consumption of 5 mA. In addition, a new offset-cancel feedback is introduced for the baseband block of a direct conversion receiver, which keeps the high-pass cutoff frequency independent of the baseband VGA gain. The fabricated tuner IC satisfies all the DVB-H requirements at a power consumption of 184 mW     

A 90nm Passive RFID Tag's Custom Baseband Processor for Subthreshold Operation Below 0.3V

In the design of passive Radio frequency (RF) tags' baseband processor, subthreshold timing and wide-range-Process, voltage and temperature (PVT) varia-tion problems are the bottlenecks to extend the tag's work-ing range. A sophisticated processor is presented based on the EPC and ISO protocol. Power-aware ideas are applied to the entire processor, including data link portions. In-novatively, a novel custom ratioed logic style is adopted in critical logic paths to fundamentally speed up the cir-cuit operations at ultra-low-voltage. The proposed base-band processor was fabricated in 90nm CMOS, another baseband processor design by regular standard-cell-based design flow was also fabricated for comparison. In mea-surement the proposed design indicates good robustness in wide-range supply and frequency variation and much more competent for subthreshold operation. It can oper-ate at minimum 0.28V supply with power consumption of 129nW.     

Design and Compliance Testing of a SiGe WCDMA Receiver IC With Integrated Analog Baseband

A 2.7-3.3 V 32-mA SiGe direct-conversion wide-band code division multiple access (WCDMA) receiver IC integrating the RF front-end and analog baseband on a single chip has been completed and measured. Analog performance specifications for the design were driven by the 3GPP specifications. To close the loop from 3GPP specifications to IC design specifications to hardware performance results, a subset of compliance tests for both the analog as well as the digital 3GPP specifications was performed. The IC design includes a bypassable low-noise amplifier (LNA), a quadrature direct-downconverter, an automatically tuned channel-select filter, wide dynamic-range baseband amplifiers, and a serial digital interface. Power-saving modes allow the LNA to be powered down when the input signal is sufficiently large, reducing current consumption to 23 mA. In addition, the entire Q-channel signal path can be optionally powered down during control-channel monitoring, further reducing current draw to 17 mA nominal. The IC showed full compliance with the static channel 3GPP specification tests performed, including all analog/RF compliance tests and a set of DPCH/spl I.bar/Ec/Ior sensitivity tests from 12.2 through 384 kb/s as measured with a software baseband processor.     

一种适用于门级网表的混合式静态功耗优化方法

进入深亚微米集成电路设计阶段,静态功耗所占整体功耗的比例快速增大,使之成为当前设计流程中的关键优化步骤。该文提出一种适用于门级网表的混合式静态功耗优化方法。该方法结合了整数规划和启发式算法,以减小电路时序裕量的方式换取电路静态功耗的改善。整体优化流程从一个满足时序约束的设计开始,首先利用整数规划为网表中的逻辑门单元寻找一个较低静态功耗的最优替换单元;其次结合当前所用门单元和最优替换单元的物理和电学参数,按优先级方式逐层替换电路中所有的逻辑门节点;最后利用启发式方法修复可能出现的最大延时违规情况。整体优化流程将在上述步骤中不断迭代直至无法将现有时序裕量转换为功耗的改善。针对通用测试电路的实验结果表明,采用该方法优化后电路静态功耗平均减小10%以上,最高达26%;与其它方法相比,该方法不仅大幅降低了功耗,而且避免了优化后电路最大延时的过度恶化,其最大延时违反量小于5 ps。     

亚阈值电路单元延时波动统计建模方法

集成电路产业的不断发展以及行业对高能效的不断追求使得工艺尺寸不断缩小，越来越多的电路工作在亚阈值区，工艺参数波动导致电路延时呈现非高斯分布。统计静态时序分析作为先进工艺下用于分析时序的新手段，采用将工艺参数和延时用随机变量表示的方法，可以加速时序收敛，显示预期成品率。文章主要研究了亚阈值电路单元延时波动的统计建模方法。分别对单时序弧和多时序弧的蒙特卡洛金标准数据进行建模研究。提出了单时序弧单元延时的分布拟合统计建模方法，其误差小于6.30%。提出了多时序弧单元延时人工神经网络统计建模方法，其误差小于4.95%。