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数字复分接技术是数字通信网中的一项重要技术,能将若干路低速信号合并为一路高速信号,以提高带宽利用率和数据传输效率。文中在介绍数字复接系统的基础上,采用VHDL对数字复分接系统进行建模设计和实现。并利用乒乓操作和先进先出存储器(FIFO)对复接器进行设计,利用帧同步器对数据进行分接。以QuartusII8.0为仿真软件,对设计进行仿真验证,仿真结果表明,设计实现了复接系统,便于修改电路结构,增强了设计的灵活性,且节约了系统资源。 相似文献
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低功耗0.35μm CMOS 2.5Gb/s 16:1复接器设计 总被引:1,自引:0,他引:1
采用0.35μm CMOS工艺设计了用于光纤传输系统的低功耗16:1复接器,实现了将16路155.52Mb/s数据复接成一路2.5Gb/s的数据输出的功能.该复接器以混合结构形式实现:低速部分采用串行结构,高速部分采用树型结构.具体电路由锁存器、选择器及分频器组成,以CMOS逻辑和源极耦合逻辑(SCL)实现.用Smart SPICE软件进行仿真的结果显示:在3.3V供电时,整体电路的复接输出最高工作速度可达3.5Gb/s,功耗小于300mW. 相似文献
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为克服传统静态CMOS电路在高频工作时的缺陷,引入了MOS电流模逻辑(MOS Current Mode Logic,MCML)电路.MCML电路是一种差分对称结构逻辑电路,与传统的CMOS电路比较,在高频段工作时功耗相对较低,具有典型的高速低功耗特性.在对MCML电路的开关条件以及具有不同输入端的MCML逻辑门电路进行分析后,提出了实现MCML加法器的两种电路结构,并给出了不同结构的应用条件.仿真结果验证了电路结构设计的有效性. 相似文献
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采用0.35μm CM O S工艺设计了用于光纤传输系统的低功耗16∶1复接器,实现了将16路155.52M b/s数据复接成一路2.5G b/s的数据输出的功能。该复接器以混合结构形式实现:低速部分采用串行结构,高速部分采用树型结构。具体电路由锁存器、选择器及分频器组成,以CM O S逻辑和源极耦合逻辑(SCL)实现。用Sm art SP ICE软件进行仿真的结果显示:在3.3V供电时,整体电路的复接输出最高工作速度可达3.5G b/s,功耗小于300mW。 相似文献
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介绍了一种超高速4∶1复接器集成电路。电路采用0.18μm CMOS工艺实现,供电电源1.8 V。电路采用源极耦合场效应管逻辑,与静态CMOS逻辑相比具有更高的速度。为了避免高速时序电路中常见的时钟偏差,在时钟树中放置了缓冲器。在设计中采用有源电感的并联峰化技术有效地提高了电路工作速度。仿真结果表明最高速度可达13.5 Gbit/s,电路功耗约313 mW,复接器芯片面积约0.97×0.88 mm2。 相似文献
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采用0.35um CMOS工艺设计了用于光纤传输系统的低功耗16:1复接器,实现了将16路155.52Mb/s数据复接成路2.5Gb/s的数据输出的功能。该复接器以混合结构形式实现:低速部分采用串行结构,高速部分采用树型结构。具体电路由锁存器、选择器及分频器组成,以CMOS逻辑和源极耦合逻辑(SCL)实现。用Smart SPICE软件进行仿真的结果显示:在3.3V供电时,整体电路的复接输出最高工作速度可达3.5Gb/s,功耗小于300mW。 相似文献
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采用SMIC 40 nm CMOS工艺,设计了一种工作在10 Gb/s的SerDes高速串行接口发送端电路,并创新性地提出了一种系数可调的FFE结构,使电路能适用于不同衰减的信道。电路主要模块为复接器、3阶FFE均衡器。复接器采用经典半速率结构,使用数字模块搭建,降低了功耗,并通过设计使采样时钟位于输入的最佳采样点,抑制了毛刺的产生。FFE均衡器采用结构简单的TSPC类型D触发器、低功耗的选择器和系数可调节抽头加法电路,使信号达到均衡效果,补偿信道的衰减。仿真结果显示,电路稳定工作于10 Gb/s,在1.1 V电源电压下功耗仅为30 mW。 相似文献
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采用CSMC0.6μm CMOS工艺设计实现了速率为622Mbps的4∶1复接器和激光二极管驱动器电路。4∶1复接器采用树型结构,由3个2∶1复接器组成。激光二极管驱动器电路由两级差分放大器和一级电流开关构成,级间采用源级跟随器隔离。电路芯片尺寸为1.5mm×0.7mm。电路采用单一正5V电压供电,功耗约为900mW。测试结果表明,电路的最高工作速率超过1.25Gbps速率,输出最大电流超过85mA。 相似文献
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在光电传感器的传输接口电路中,为了实现高速实时传输,需要将大量的低速并行数据转换成一路高速串行数据。文中采用Charted 0.35μm CMOS工艺,设计了一款8×8×14bit转1路的复接器。通过分析三种复接结构的特点,确定了使用混合型并串转换电路来降低功耗和设计复杂度。低速单元采用并行结构和串行结构来降低时钟树的设计难度;高速部分采用树型结构来实现半速设计,降低功耗。具体电路包括锁存器、选择器、门控开关、分频器以及时钟缓冲器等等。芯片工作在3.3V电源电压下,最高工作速率可达1.25Gbps。 相似文献
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介绍了可用于SDH STM-64光纤传输系统的4∶1复接器.整个电路采用树型结构,低速的复接单元采用动态双相伪NMOS逻辑实现,高速的复接单元采用SCL逻辑实现,提出了一种新型采用正反馈对的单端转双端电路,实现由低速单元到高速单元的逻辑变换.基于此结构的全定制单片集成电路采用0.18 μm CMOS工艺设计并实现.测试结果表明,在供电电压1.8 V,50 Ω负载条件下,复接输出数据速率超过10 Gbit/s,在标准速率10 Gbit/s,输出电压峰-峰值180 mV时,功耗仅为180mW,抖动4.9/s(rms),芯片面积为0.89 mm2×0.7 mm2. 相似文献
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介绍了一种基于0.18μm标准CMOS工艺实现的,用于均衡1.25 Gb/s高速信号的可编程有源连续时间均衡器。通过外部可编程逻辑器件输出的控制信号,控制该均衡器的输入信号Ctrl,从而改变其高频增益提升系数,最大可以实现长达40英寸(1 000 mm)的FR-4背板传输线衰减后的接收信号的均衡。该均衡器的电路主要由R-C电阻电容衰减差分放大器和MCML输出缓冲级组成,其中R-C放大器完成输入信号的高频增益提升,MCML缓冲级完成输出信号的整形并提供一定的增益。该均衡器的工作电压为1.8 V,在输入信号速率为1.25 Gb/s时,总的工作电流为1.6 mA。 相似文献
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简要介绍了准同步二灰群复接的基本原理,分析了正码速调整的基本原理及所涉及的一般问题,在此基础上,用VHDL语言对准同步复接电路进行全数字化描述,并在Max+Plus Ⅱ环境中进行编译和仿真,得到了理想的结果,实现了基群速率2048kb/s的数字信号准同步通信二次群的复接器,其主要功能是在复接端将4个支路的2048kb/s数据通过正码速调整技术,合路成1路8448kb/s的高速数据流,由仿真结果可以看出系统的设计与理论值相符。 相似文献