高速低功耗电流型灵敏放大器的设计

提出了一款适合在低电压、大容量SRAM中应用的高速低功耗电流型灵敏放大器。该电路在交叉耦合反相器之间添加了一对隔离管,有效消除了大量位线寄生电容所带来的负面影响,从而极大提高了灵敏放大器的速度。同时,通过对时序控制电路的优化,有效降低了放大器的功耗。采用SMIC0．13μm数字工艺在HSpice下进行仿真,结果表明：在室温,1．2V工作电压下,灵敏放大器的放大延迟仅为0．344ns,功耗为102μw。相比文献中提出的电流型灵敏放大器,速度分别提高了9．47％和31．2％,功耗则降低了64．8％与63％。     

基于电阻电流镜的低压灵敏放大器设计

提出一种适用于低压快闪存储器的电流模式的低压灵敏放大器.该灵敏放大器在基准电流产生电路中使用电阻电流镜代替传统的晶体管电流镜,使得基准电流产生电路的工作电压减少了一个阈值电压,从而降低灵敏放大器的工作电压.位线电压控制电路中运算放大器的使用减少了由于温度和工艺变化所引起的位线电压变化,进而提高读取操作的精度.采用中芯国际90nm工艺设计,提出的灵敏放大器在1.2V电源电压时的读取时间是14.7ns,相对于传统的结构,单个灵敏放大器的功耗被优化了13%.     

用于非制冷红外探测器片上存储器的低延迟灵敏放大器设计北大核心CSCD

针对非制冷红外探测器片上存储器的高速数据读出,设计了一种用于非制冷红外探测器片上存储器的低延迟灵敏放大器。随着非制冷红外探测器像素阵列的不断加大,对非制冷红外探测器片上存储器的要求也更高,需要一个更高速的存储器进行红外探测器内部数据存储。通过降低灵敏放大器延迟时间是提高数据传输速度的一种可靠方法。本文对传统交叉耦合结构灵敏放大器进行改进,与传统交叉耦合结构灵敏放大器相比,增加了完全互补型的第二级交叉放大电路,并采用NMOS组成的中间阶段进行两级运放的耦合。改进后的新型灵敏放大器能快速有效地放大位线上电压差,同时改善灵敏度低的问题。本论文设计的灵敏放大器采用TSMC 65 nm工艺,在工作电压为5 V、位线电压差为100 mV条件下,仿真结果表明:数据读出延迟仅为25.19 ps,与交叉耦合式灵敏放大器相比,读出延迟降低了37.07%。同时,在全工艺角仿真条件下,环境温度为-45—125℃,新型灵敏放大器延迟仿真最大值仅为39 ps,最小值为17.1 ps。     

具有低失调电压的新型灵敏放大器设计

由于器件尺寸越来越小,器件之间的失配越来越严重,由器件失配引起的失调电压对灵敏放大器性能的影响越来越大。针对此情况,根据灵敏放大器的工作原理,提出了一种具有失调电压自调整的灵敏放大器,通过增加校准支路来平衡灵敏放大器两边的放电速度,从而降低失调电压,减小其对灵敏放大器性能的影响。基于SMIC 65 nm CMOS工艺的后仿真结果显示,在电源电压1.2 V、TT工艺角、室温条件下,相比于传统的灵敏放大器,该新型灵敏放大器的失调电压的标准偏差降低了61.9%,SRAM的读关键路径延迟降低了25%。     

DSP中低功耗全加器的改进设计

在充分研究现有典型全加器结构的基础上,提出了一种结合传输管逻辑和传输门逻辑特点的新型全加器。该全加器采用对称的XOR/XNOR结构,减少了电路延迟,降低了功耗。基于0.18μm CMOS工艺,采用HSPICE对电路进行仿真。结果表明,与典型结构全加器相比,提出的全加器在电路功耗和延迟功耗积(PDP)方面的改进分别为22%和27%。     

一种优化低电压SRAM灵敏放大器时序的4T双复制位线延迟技术

提出一种减少SRAM存取时间的4T双复制位线延迟技术.该技术主要降低灵敏放大器使能信号的时序变化.该设计通过增加另外一根复制位线并提出一种新的4T复制单元,以优化低电压SRAM灵敏放大器的时序.TSMC 65nm工艺仿真结果表明,在0.6V电源电压下,与传统复制位线设计相比,该技术的灵敏放大器使能信号时序的标准偏差降低30.8%,其读周期减少12.3%.除此之外,由于4T复制单元的MOS管数与传统复制单元相比降低1/3,减小了整体面积开销.     

面向无源超高频标签的低成本非易失存储器

面向无源超高频射频识别标签芯片设计了一种低成本的非易失存储器(NVM)。采用PMOS晶体管实现存储单元,制造工艺与标准CMOS工艺兼容,可以降低制造成本。提出了一种新型的操作模式,可减轻写操作对栅氧的破坏。存储器中的所有存储单元共享一个灵敏放大器,数据通过共享的灵敏放大器依次串行读出,这样既节省了面积,又降低了读操作的功耗。基于0.18μm标准CMOS工艺设计实现了存储容量为1 kbit的存储器芯片,该存储器的核心面积为0.095 mm2,并完成了实测。实测结果表明,电源电压为1.2 V,读速率为1 Mb/s时,功耗为1.08μW;写速率为3.2 kb/s时,功耗为44μW。     

基于SOI-SONOS存储器的高速辐照加固灵敏放大器设计

总剂量辐照下,存储单元和MOS管阈值电压均会发生漂移,引起灵敏放大器性能退化.基于0.6μm SOI工艺,设计了一种用于SONOS EEPROM存储器中的高速、辐照加固的新型灵敏放大器.该电路中采样反相器和参考支路采用电路补偿技术,以达到抗辐照效果.双支路预充技术用于提高读取速度.仿真结果表明灵敏放大器中采样反相器噪声容限,以及参考电流基本不受辐照引起的阈值电压漂移的影响.此外,辐照后新型灵敏放大器电路延迟时间仅为9.16ns,与传统单支路预充结构相比,延迟时间缩短27%.     

一种用于嵌入式闪存的低压灵敏放大器(英文)

提出了一种适合于低电压嵌入式闪存的灵敏放大器。该灵敏放大器采用了增强电流感应的方法,使得电源电压可以降到1.5V及其以下。灵敏放大器中采用的动态位线箝位电路可以提高位线预充速度并减小功耗。本电路在0.13μm的Flash工艺中实现。测试结果表明:提出的灵敏放大器在电源电压为1.5V时,访问时间是25ns;在电源电压为1.2V时,访问时间是32ns。     

高性能Rail-to-Rail恒定跨导CMOS运算放大器

基于UMC的0.6μm BCD 2P2M工艺,探讨了一种高性能Rail-to-Rail恒定跨导CMOS运算放大器.该运算放大器的输入级采用互补差分对,其尾电流由共模输入信号来控制,以此来保证输入级的总跨导在整个共模范围内保持恒定.输出级采用ClassAB类控制电路,并且将其嵌入到求和电路中,以此减少控制电路电流源引起的噪声和失调.为了优化运算放大器低频增益、频率补偿、功耗及谐波失真,求和电路采用了浮动电流源来偏置.该运算放大器采用米勒补偿实现了18MHz的带宽,低频增益约为110dB,Rail-to-Rail引起的跨导变化约为15%,功耗约为10mW.     

An auto-calibrated,dual-mode SRAM macro using a hybrid offset-cancelled sense amplifier

A dual-mode power and performance optimized SRAM is presented. Given the fact that the power and speed associated with the cell access time are directly related to the sense amplifier offset a new optimization platform based on the hybrid offset-cancelled current sense amplifier (OCCSA) [1] is presented. It is shown that the speed and power overhead of the offset cancellation can be optimized in a multi-variable auto-calibration loop to achieve the lowest power or the highest performance mode. The flexibility of having two degrees of freedom in OCCSA offers a significant bitline delay reduction with minimum power sacrifice in the high performance mode. The proposed scheme is verified using a macro cell implemented in a 0.18 μm CMOS technology. In the Power Optimized mode, a wide range of offset is applied to a single column test structure and 25% energy consumption reduction is measured compared to the conventional case. For a 32 kb SRAM array, compared to a conventional sense amplification, a 2X reduction in energy consumption is achieved in the Energy Optimized mode. Thanks to the offset cancelling nature of the proposed scheme, a 2X improvement in cell access time is achieved in the Speed Optimized mode.     

能量回收技术在D触发器上的应用

将能量回收技术应用于灵敏放大器型D触发器(SAERD),该电路采用单相正弦时钟,用来回收时钟端的能量,对于触发器的内部节点和存储单元仍采用恒定电源。在时钟频率为100～300MHz时,时钟端的功耗较输入方波时平均节省约80%。在SMIC0.13μm工艺下将SAERD应用于一款函数发生器,并与传统主从型D触发器(MSD)实现的电路进行功耗比较。仿真结果显示,时钟频率为200MHz时,功耗节省高达17.1%。     

An asymmetrical sensing scheme for 1T1C FRAM to increase the sense margin

A novel asymmetrical current-based sensing scheme for 1T1C FRAM is proposed,in which the two input transistors are not the same size and a feedback NMOS is added at the reference side of the sense amplifier.Compared with the conventional symmetrical scheme in Ref.[8],the proposed scheme increases the sense margin of the readout current by 53.9%and decreases the sensing power consumption by 14.1%,at the cost of an additional 7.89%area of the sensing scheme.An experimental FRAM prototype utilizing the prop...     

A high-speed sensing scheme for 1T dynamic RAMs utilizing theclamped bit-line sense amplifier

A clamped-bit-line sense amplifier (CBLSA) capable of very high-speed operation in one-transistor (1T) DRAM applications has been developed. Results from an experimental test chip demonstrate that the speed of the new circuit is insensitive to bit-line capacitance. Circuit speed is also found to be insensitive to the initial bit-line difference voltage. The CBLSA maintains a low impedance fixed potential on the bit lines during sensing, virtually eliminating sensitivity to inter-bit-line noise coupling and minimizing power supply bounce during sensing. The new sense amplifier operates at higher speeds than conventional circuits and still dissipates less power     

适用于无源射频标签的低功耗单栅非挥发性存储器

针对低成本、低功耗无源射频电子标签,采用SMIC 0.18μm标准CMOS工艺设计实现了单栅、576bit的非挥发性存储器.存储器单元基于双向Fowler-Nordheim隧穿效应原理并采用普通的pMOS晶体管实现;编程/擦写时间为10ms/16bit.芯片实现块编程和擦写功能,通过提出一种新型的敏感放大器而实现了读功耗的优化.在电源电压为1.2V,数据率为640kHz时,读操作平均消耗电流约为0.8μA.     

A new low-voltage and high-speed sense amplifier for flash memory

A new low-voltage and high-speed sense amplifier is presented,based on a very simple direct current-mode comparison.It adopts low-voltage reference current extraction and a dynamic output method to realize its performance indicators such as low voltage,low power and high precision.The proposed amplifier can sense a 0.5μA current gap and work with a lowest voltage of 1V.In addition,the current power of a single amplifier is optimized by 15%.     

A current-controlled latch sense amplifier and a staticpower-saving input buffer for low-power architecture

Two new power-saving schemes for high-performance VLSIs with a large-scale memory and many interface signals are described. One is a current-controlled latch sense amplifier that reduces the power dissipation by stopping sense current automatically. This sense amplifier reduces power without degrading access time compared with the conventional current-mirror sense amplifier. The other is a static power-saving input buffer (SPSIB) that reduces DC current in interface circuits receiving TTL high input level. The effectiveness of these new circuits is demonstrated with a 512-kb high-speed SRAM     

深亚微米SRAM电流感应电路的分析和优化*

本文对随机掺杂浮动效应下传统的电流感应电路的可靠性做了定量的分析。主要考虑了晶体管尺寸、控制信号的下降时间和特定晶体管的阈值电压三方面对电流感应电路可靠性的影响。在这个基础上,我们做了最终的优化来提高电流灵敏放大器的可靠性。在90纳米工艺下,仿真结果显示最终优化后的电流感应电路的失败率能够比优化前减少百分之八十,而延时只是稍微增加一点。