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给出基于0.13μm CMOS工艺、采用单时钟动态负载锁存器设计的四分频器.该四分频器由两级二分频器级联而成,级间采用缓冲电路实现隔离和电平匹配.后仿真结果表明其最高工作频率达37 GHz,分频范围为27 GHz.当电源电压为1.2 V、工作频率为37 GHz时,其功耗小于30 mW,芯片面积为0.33×0.28 mm2. 相似文献
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采用标准0.18 μm CMOS工艺,设计了一种可编程分频器。基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更为紧凑。后仿真结果表明,在1.8 V电源电压,输入频率fin=1 GHz的情况下,可实现任意数且步长为1的分频比,相位噪声为-173.1 dBc/Hz @ 1 MHz,电路功耗仅为9 mW。 相似文献
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给出基于0.13μmCMOS工艺、采用单时钟动态负载锁存器设计的四分频器。该四分频器由两级二分频器级联而成。级间采用缓冲电路实现隔离和电平匹配。后仿真结果表明其最高工作频率达37GHz,分频范围为27GHz。当电源电压为1.2V、工作频率为37GHz时,其功耗小于30mW,芯片面积为0.33-0.28mm2。 相似文献
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在光纤传输系统中,分频器是工作在最高频率的电路之一,起着至关重要的作用,本文就采用了由锁存器构成的数字1:2分频器.采用UMC 0.13μm CMOS工艺,设计了电源电压为1V,工作频率范围为5~20GHz的1:2分频器电路.该电路由基本分频器单元以及输入输出缓冲组成.基本分频器单元采用单端动态负载锁存器.整体电路功耗... 相似文献
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0.35μm CMOS 8 5GHz1∶8分频器的设计 总被引:3,自引:0,他引:3
实现了一个基于触发器结构用 0 .35μm CMOS工艺实现的 1∶ 8分频器 .它由 3级 1∶ 2分频器单元组成 ,其中第一级为动态分频器 ,决定了整个芯片的性能 ,第二、三级为静态分频器 ,在低频下能稳定工作 .分频器采用源极耦合逻辑电路 ,并在传统的电路结构上进行改进 ,提高了电路的性能 .测试的结果表明 ,芯片工作速率超过8.5 GHz,工作带宽大于 2 GHz.电路在 3.3V电源电压下工作 ,每个 1∶ 2分频器单元的功耗约为 11m W,面积为35μm× 5 0μm .该芯片可应用于高速射频或光电收发机系统中 相似文献
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实现了一个基于触发器结构用0.35μm CMOS工艺实现的1∶8分频器.它由3级1∶2 分频器单元组成,其中第一级为动态分频器,决定了整个芯片的性能,第二、三级为静态分频器,在低频下能稳定工作.分频器采用源极耦合逻辑电路,并在传统的电路结构上进行改进,提高了电路的性能.测试的结果表明,芯片工作速率超过8.5GHz,工作带宽大于2GHz.电路在3.3V电源电压下工作,每个1∶2分频器单元的功耗约为11mW,面积为35μm×50μm.该芯片可应用于高速射频或光电收发机系统中. 相似文献
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采用0.18μm CMOS工艺设计并实现了1∶2静态分频器。设计中为达到高速率和高灵敏度,对传统的SCFL结构D触发器进行了拓扑及版图优化。测试结果表明,电源电压为1.8V时,该分频器最高工作频率高于10.5GHz,最低工作频率低于2.5MHz(受测试条件限制),输入信号0dBm时的工作频率范围为2.5MHz~9.4GHz,芯片核心功耗9mW,核心面积50μm×53μm。 相似文献
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介绍了一种可以应用在无线传感网射频芯片中的超高速、低功耗32/33双模前置分频器的内部结构、电路设计原理以及版图设计.该前置分频器采用0.18 μm RF CMOS工艺制作,工作频率范围为1~6 GHz,工作温度范围为-20~+80℃,在I.8 V电压下正常工作频率为4.8 GHz,最高工作频率达到6 GHz,电源电流为2.5 mA,满足系统指标要求. 相似文献
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介绍了一种超高速、低功耗÷8静态分频器。该电路采用0.35μm BiCMOS工艺制作,晶体管fT达21 GHz(Vce=1 V)。该分频器在-5 V电源电压下功耗为52.5 mW,最高工作频率达到11 GHz;在-55℃和85℃温度时,最高频率仍能达到10.2 GHz;输入功率-25 dBm时,可工作在2~10 GHz的频率范围。 相似文献
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2.4GHz动态CMOS分频器的设计 总被引:1,自引:0,他引:1
对现阶段的主流高速CMOS分频器进行分析和比较,在此基础上设计一种采用TSPC(truesingle phase clock)和E-TSPC(extended TSPC)技术的前置双模分频器电路.该分频器大大提高了工作频率,采用0.6μm CMOS工艺参数进行仿真的结果表明,在5V电源电压下,最高频率达到3GHz,功耗仅为8mW. 相似文献
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《固体电子学研究与进展》2018,(1)
报道了一款采用0.15μm GaN功率MMIC工艺研制的功率放大器芯片。芯片工作在5G毫米波候选频段24.75~27.50GHz,采用三级放大结构。结合小信号参数和带有预匹配的Load-pull进行设计,末级匹配电路使用宽带匹配拓扑,在满足输出功率的条件下,尽可能降低损耗并兼顾效率匹配,以提升芯片附加效率;使用RCL稳定网络提高电路的稳定性,优化级间网络的版图布局提高功率分配网络和合成网络的幅相一致性;在输入级使用有耗匹配以降低芯片输入驻波。芯片在漏级电压24V连续波工作条件下,在24.5~27.5GHz范围内饱和输出功率大于34dBm(2.5 W),附加效率25%~30%。 相似文献
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采用TSMC 1.18 μm标准CMOS工艺实现了一种4:1分频器.测试结果表明,电源电压1.8 V,核心功耗18 mW.该分频器最高工作频率达到16 GHz.当单端输入信号为-10 dBm时,具有5.8 GHz的工作范围.该分频器可以应用于超高速光纤通信以及其它高速数据传输系统. 相似文献
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针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工艺和物理给出了相应的版图优化解决方法。然后,采用SMIC 0.18μm标准CMOS工艺,设计了一款基于这种改进后的真单相时钟电路的集成4/5双模前置分频器。在版图优化设计后利用Cadence Spectre进行了后仿真验证,结果表明,在直流电源电压1.8 V时,该4/5双模前置分频器的最高工作频率可达到3.4 GHz,总功耗仅有0.80 mW。该4/5双模前置分频器的最低输入幅值为0.2 V时,工作频率范围为20 MHz~2.5 GHz,能够满足面向无线传感网络应用的锁相环(PLL)的高速、低功耗性能要求。 相似文献
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《固体电子学研究与进展》2016,(5)
介绍了一种可扩展分频比范围的射频可编程分频器,该电路包括输入放大器、前置2分频电路、4级除2/除3分频单元和15位可编程计数器。该分频器应用于频率合成器中,采用0.35μm BiCMOS工艺实现,电源电压3.3V,电源电流80mA。射频输入12GHz时灵敏度-10~10dBm。分频比从16到219-1可调。 相似文献