一种0.18 μm CMOS可编程分频器的设计

采用标准0.18 μm CMOS工艺,设计了一种可编程分频器。基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更为紧凑。后仿真结果表明,在1.8 V电源电压,输入频率f_in=1 GHz的情况下,可实现任意数且步长为1的分频比,相位噪声为-173.1 dBc/Hz @ 1 MHz,电路功耗仅为9 mW。     

低功耗0.35μm3.125 Gbit/s CMOS 4:1复接器

采用CSM0.35μm CMOS工艺,设计了3.125 Gbit/s4:1复接器.系统采用树型结构,由两个并行的低速2:1复接单元和一个高速2:1复接单元级联而成.低速单元采用带有电平恢复的传输管逻辑实现,高速单元采用动态传输门逻辑实现.具体电路由锁存器、选择器、分频器以及输入输出缓冲组成.复接器芯片面积为0.675mm×0.6mm.3.3V电源电压下,芯片整体功耗小于130mW,核心功耗是25mW.最高工作速率可达4Gbit/s.     

8~25 GHz 1∶8高速分频器的设计

采用IBM 0.13 μm CMOS工艺,在锁相环系统电源电压2.5 V的条件下,以三级分频器级联的方式实现了一款8~25 GHz 1∶8高速分频器电路。为了获得更高的工作速度和灵敏度,设计中对传统的伪差分结构锁存器进行了拓扑和版图优化,基本的二分频单元由锁存器和输出缓冲级电路构成,以保证版图布线后信号传输的衰减最低。后仿真结果表明:在电源电压2.5 V时,分频器的核心电路(第一级)功耗为21.75 mW,对应的版图尺寸为70 μm×35 μm;在输入信号峰峰值900 mV的条件下,分频范围达到8~25 GHz,并通过了所有工艺角和温度仿真。     

低功耗0.35μm 3.125Gbit/s CMOS4∶1复接器

采用CSM0.35μm CMOS工艺,设计了3.125Gbit/s4∶1复接器.系统采用树型结构,由两个并行的低速2∶1复接单元和一个高速2:1复接单元级联而成.低速单元采用带有电平恢复的传输管逻辑实现,高速单元采用动态传输门逻辑实现.具体电路由锁存器、选择器、分频器以及输入输出缓冲组成.复接器芯片面积为0.675mm×0.6mm.3.3V电源电压下,芯片整体功耗小于130mW,核心功耗是25mW.最高工作速率可达4Gbit/s.     

一种新型高速低功耗BiC MOS分频器

本文设计了一种基于BiCMOS技术的分频器，结合了双极（Bipolar）和CMOS技术的优点。作为分频器的基本单元，锁存器的工作速度直接影响了分频器的性能。通过分离跟踪差分对与交叉耦合对，并减小后者的偏置电流可以提高锁存器的工作速度。同时，合并两个锁存器的跟踪差分对可以减小分频器的功耗。采用0．8μm BiCMOS模型在Cadence SPECTRE中仿真，可以得到这种新型高速低功耗分频器的工作频率上限可以达到2．4GHz，功耗为-1．61dBm。     

0.35μm CMOS 8.5GHz 1∶8分频器的设计

实现了一个基于触发器结构用0.35μm CMOS工艺实现的1∶8分频器.它由3级1∶2 分频器单元组成,其中第一级为动态分频器,决定了整个芯片的性能,第二、三级为静态分频器,在低频下能稳定工作.分频器采用源极耦合逻辑电路,并在传统的电路结构上进行改进,提高了电路的性能.测试的结果表明,芯片工作速率超过8.5GHz,工作带宽大于2GHz.电路在3.3V电源电压下工作,每个1∶2分频器单元的功耗约为11mW,面积为35μm×50μm.该芯片可应用于高速射频或光电收发机系统中.     

0.35μm CMOS 8 5GHz1∶8分频器的设计

实现了一个基于触发器结构用 0 .35μm CMOS工艺实现的 1∶ 8分频器 .它由 3级 1∶ 2分频器单元组成 ,其中第一级为动态分频器 ,决定了整个芯片的性能 ,第二、三级为静态分频器 ,在低频下能稳定工作 .分频器采用源极耦合逻辑电路 ,并在传统的电路结构上进行改进 ,提高了电路的性能 .测试的结果表明 ,芯片工作速率超过8.5 GHz,工作带宽大于 2 GHz.电路在 3.3V电源电压下工作 ,每个 1∶ 2分频器单元的功耗约为 11m W,面积为35μm× 5 0μm .该芯片可应用于高速射频或光电收发机系统中     

16.8GHz 4分频器芯片设计

本文设计的16.8GHz 1:4分频器是由两个1:2分频器构成,1:2分频器采用单时钟动态负载锁存器结构。由于它们工作在不同的速率上,虽然结构相同,但参数配置不同,分别以高速和低功耗为优化目标进行电路设计。仿真结果和流片测试结果均表明在该芯片在16.8GHz下可以实现4分频功能。     

10～37 GHz CMOS四分频器的设计

给出基于0.13μm CMOS工艺、采用单时钟动态负载锁存器设计的四分频器.该四分频器由两级二分频器级联而成,级间采用缓冲电路实现隔离和电平匹配.后仿真结果表明其最高工作频率达37 GHz,分频范围为27 GHz.当电源电压为1.2 V、工作频率为37 GHz时,其功耗小于30 mW,芯片面积为0.33×0.28 mm2.     

10～37GHzCMoS四分频器的设计

给出基于0．13μmCMOS工艺、采用单时钟动态负载锁存器设计的四分频器。该四分频器由两级二分频器级联而成。级间采用缓冲电路实现隔离和电平匹配。后仿真结果表明其最高工作频率达37GHz,分频范围为27GHz。当电源电压为1．2V、工作频率为37GHz时,其功耗小于30mW,芯片面积为0．33-0．28mm2。     

20Gb/s 1∶2 Demultiplexer in 0.18μm CMOS

使用标准0.18μm CMOS工艺设计并实现了1:2分接器.核心电路单元采用一种新的高速、低电压锁存器结构实现.与传统的源极耦合场效应管逻辑结构的锁存器相比,其电源电压更低且速度更快.此外,为了拓展带宽,在缓冲放大电路中采用了负反馈.测试结果表明芯片可以工作于20Gb/s数据速率下.电源电压为1.8V时,包括缓冲电路在内整个芯片的工作电流为72mA.     

0.18μm CMOS 20Gb/s 1:2分接器设计

使用标准0.18μm CMOS工艺设计并实现了1:2分接器.核心电路单元采用一种新的高速、低电压锁存器结构实现.与传统的源极耦合场效应管逻辑结构的锁存器相比,其电源电压更低且速度更快.此外,为了拓展带宽,在缓冲放大电路中采用了负反馈.测试结果表明芯片可以工作于20Gb/s数据速率下.电源电压为1.8V时,包括缓冲电路在内整个芯片的工作电流为72mA.     

0.18μm CMOS 20Gb/s 1∶2分接器设计(英文)

使用标准0.18μm CMOS工艺设计并实现了1∶2分接器.核心电路单元采用一种新的高速、低电压锁存器结构实现.与传统的源极耦合场效应管逻辑结构的锁存器相比,其电源电压更低且速度更快.此外,为了拓展带宽, 在缓冲放大电路中采用了负反馈.测试结果表明芯片可以工作于20Gb/s数据速率下.电源电压为1.8V时,包括缓冲电路在内整个芯片的工作电流为72mA.     

低功耗0.35μm CMOS 2.5Gb/s 16:1复接器设计

采用0.35μm CMOS工艺设计了用于光纤传输系统的低功耗16:1复接器,实现了将16路155.52Mb/s数据复接成一路2.5Gb/s的数据输出的功能.该复接器以混合结构形式实现:低速部分采用串行结构,高速部分采用树型结构.具体电路由锁存器、选择器及分频器组成,以CMOS逻辑和源极耦合逻辑(SCL)实现.用Smart SPICE软件进行仿真的结果显示:在3.3V供电时,整体电路的复接输出最高工作速度可达3.5Gb/s,功耗小于300mW.     

10GHz 2分频器芯片设计

目前,10 Gb/s以上的数字光纤通信技术正在逐步得到应用,研究和开发光纤通信用的高速集成电路具有重要的意义。文章介绍了使用0.2μm GaAs HEMT工艺设计的1个10 Gb/s以上的光纤传输用2分频器。该分频器采用双锁存器串联结构,仿真结果和流片测试结果均表明该电路在10Gb/s的速率上可以完成2分频功能。     

10GB/s高速SERDES电路的MUX/DEMUX设计

介绍了一种适用于高速串并转换电路（SERDES）的MUX／DEMUX，采用0．18μmCMOS工艺．数据传输速率达到10GB／s。该电路主要由锁存器、选择器和时钟分频器3个模块组成，采用1．8V电压供电．MUX和DEMUX功耗分别为132mW和64mW。     

微波宽带单片集成电路二分频器的设计与实现

采用D触发器进行分频,设计了基于主从D触发器的1:2分频器,该分频器主要由输入缓冲电路、分频器内核、输出缓冲电路和电流偏置电源四个模块组成.HBT工艺具有速度快、相位噪声低的优点,采用HBT工艺,成功地设计了输入频率范围为50 MHz～7 GHz的静态二分频器.测试结果表明,该分频器在输入频率为3.7 GHz,输入-20 dBm功率时,输出功率4 dBm;电源电压5 V,工作电流85 mA,芯片尺寸为0.85 mm×0.85 mm.     

10 Gb/s 0.25 μm CMOS 1∶4键合分接器

首先分析了1∶4分接器的树型结构及其主要特点.在此基础上,进一步探讨了树型结构中所 用的1∶2分接器,并给出其中的锁存器电路结构.此外,还讨论了分频器电路及输入输出电 路.最后分析了超高速键合电路并给出测试方案.测试结果表明,在采用标准0.25 μm CMOS工艺设计的分接器中,本设计首次达到键合后能够在STM-16和STM-64所要求的数据速 率上稳定工作的性能,最高工作速率达10.58 Gb/s.     

一种10ps以下时钟偏差的纯数字电路分频器设计

本文对一款常用任意整数分频器进行改进,提出了一种纯数字、低时钟偏差、可获得任意整数分频结果的时钟分频器设计方案.该分频器由计数器与输出锁存器构成,通过调节逻辑结构与线延迟,完全平衡各时钟传播路径,大幅降低时钟偏差.仿真结果表明,在TSMC 0.13μm CMOS工艺下,当输入时钟频率在600MHz时,时钟偏差可控制在10ps以内.该分频器还包含自测电路,可判断时钟偏差是否满足要求.     

一种容SEU的新型自恢复锁存器

针对单粒子翻转(SEU)的问题,提出了一种容SEU的新型自恢复锁存器。采用1P-2N单元、输入分离的钟控反相器以及C单元,使得锁存器对SEU能够实现自恢复,可用于时钟门控电路。采用高速通路设计和钟控设计,以减小延迟和降低功耗。相比于HLR-CG1,HLR-CG2,TMR,HiPer-CG锁存器,该锁存器的功耗平均下降了44.40%,延迟平均下降了81%,功耗延迟积(PDP)平均下降了94.20%,面积开销平均减少了1.80%。