基于MS-ECO的多模式多端角签收时序修复方法的研究

为了使现代超大规模数字芯片物理设计在签收阶段更快、更好地达到时序收敛,基于MS-ECO时序修复引擎,结合后端签收工具Tempus的精确度和后端实现工具Innovus的高效性,采用分布式多模式多端角时序分析,提出了一种跨平台签收阶段自动时序修复方法。在3个不同工艺的数字芯片上验证了该方法。结果表明,该方法平均能使时序违例路径减少86%,并使WNS降低72%,TNS降低89%。同时,该时序修复方法没有引入新的设计规则违例(DRV)。     

RapidIO交换芯片的静态时序约束设计

静态时序分析是目前通用的芯片时序验证的重要方法,其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则,好的时序约束可以正确地体现芯片的设计需求。针对RapidIO交换芯片中存在的多时钟域构成、高速通道的高速时钟频率要求,2x/4x绑定模式下多lane时钟同步等的特殊要求,以及较多的跨异步时钟处理存在的问题,文中提出一种多分组的全芯片时序约束,通过设置时钟定义、时钟组定义、端口延迟定义、时序例外和虚假路径等,以及修正和优化必要的setup time/hold time违例,解决RapidIO交换芯片静态时序分析中的时序违例等时序问题,实现时序收敛的目的。实验验证及流片测试结果表明,所有时序路径均满足时序要求,RapidIO芯片的时序约束设计正确、完备。     

多时钟源分割方法在时钟树综合中的应用

本文以sha256算法模块的数字后端物理设计为例,提出了将多时钟源分割技术应用在传统时钟树综合中的方法。应用该方法后,利用有效时钟偏移,仅通过少量时钟缓冲器的插入就解决了该模块设计中的建立时间违例问题,大大降低了后续时序收敛工作的复杂度,将时序修复耗时缩短为采用传统方法的20%。     

一种实现时序快速有效收敛的时钟树综合方案

针对低频下数字集成电路实现时序收敛需要插入大量缓冲器而导致芯片布线困难、运行时间较长等问题,提出了一种降低时钟树级数与增加保持时间余量相结合的时钟树综合方案。基于CSMC 0.35 μm CMOS工艺,采用提出的方案,使用IC Compiler和Prime Time工具,分别完成了应用于高精度隔离型Σ-Δ ADC芯片的低速数字滤波器的物理设计以及静态时序分析。结果表明,与传统方案相比,保持时间负松弛总值降低了95.62%,时序收敛所需缓冲器个数减少了约98.13%,运行时间缩短了97.25%,有效地降低了布线拥塞程度,快速有效地实现了时序收敛。     

双频双模导航基带芯片的静态时序分析

针对一款双频双模导航基带芯片的ASIC设计,提出一种多异步时钟域的时序约束设计方法,并通过设置虚假路径、多周期路径和修正建立保持时间违例的方法,优化了时序。最终使芯片满足系统时序要求,通过了静态时序验证,为芯片流片提供了可靠保证。     

一种有效实现IC时序收敛的方法

针对ASIC芯片物理设计中传统时钟树综合在高频下难以满足时序收敛的问题,提出了一种自下而上与有用时钟偏移相结合的时钟树综合方法。基于TSMC 0.152 μm Logic 1P5M工艺,使用Synopsys公司的IC Compiler物理设计软件,采用所提出的方法,完成了一款电力网载波通信芯片的物理设计。结果表明,该方法能够有效构建时钟树,满足建立时间为0.8 ns,保持时间为0.3 ns的要求,有效保证了PLC芯片的时序收敛。     

一种高效时钟树综合实现方法

针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成度、高复杂度的设计中。改进了传统时钟树综合方法,通过采用由下至上逐级分步综合的方法实现。该设计方法在SMIC 0.18μm eflash工艺下的一款电力线载波通信芯片中成功流片验证,结果表明分步综合能够在实现传统设计功能的前提下,在完成时序收敛时有效减少不必要的器件插入,从而减小芯片面积,降低整体功耗,有效改善绕线拥塞度。     

基于硅虚拟原型的RISC CPU核物理设计

在物理设计前期芯片物理信息供不应求的瓶颈制约着超深亚微米系统芯片设计时序、功率、信号完整性收敛及物理层次化设计方法的有效应用，硅虚拟原型在芯片物理设计流程中的应用有效地解决了这些问题。文章介绍了一个基于SVP的32位RISC CPU核的物理设计实现，并分析讨论了保持SVP与最终实现芯片时序相关性的方法。     

考虑物理布局布线约束的快速时序收敛

本文提供了一种准确高效的多角多模的快速时序收敛ECO解决方案,可以支持复杂So C集成电路层次化设计和多电压域设计。在时序优化过程中不但考虑了物理布局因素约束,还综合考虑了物理布线带来的影响,可以满足20nm先进工艺条件下的设计规则。不但保证了时延计算精度,而且与物理实现PR工具和静态时序分析STA工具保持着很好的一致性。它具有先进的优化算法,灵活的流程控制,能快速实现Setup,Hold,Max-transition等多目标的时序收敛,保证了芯片按时投片生产和产品上市时间。     

基于物理版图信息的低功耗扫描测试方法

芯片测试模式下功耗过高的情形会极大地降低芯片良率,已经成为越来越严重的问题。针对此问题,本文提出了一种降低测试功耗的设计方法。该方法采用贪婪算法来改变扫描链顺序,同时考虑芯片物理版图中寄存器单元的具体位置,能够实现在不影响测试覆盖率和绕线的前提下,快速有效地降低测试功耗。与已有的多种方法相比,该方法更快速更合理,可以应用于多种芯片的扫描链设计。该方法通过一款实际的电力线载波通信芯片验证,分别将平均功耗和瞬态功耗降至77%和83%。     

Scan Chain Hold-Time Violations: Can They be Tolerated?

Scan chain hold-time violations may occur due to manufacturing defects or to errors in timing closure process during the physical design stage. The latter type of violations prohibits the test of manufactured chips, leading to a zero yield, although these chips with scan hold-time violations may be perfectly functional. In this paper, we propose a suite of techniques which enable the diagnosis and the tolerance of scan hold-time violations. The proposed diagnosis technique can be utilized for any scan chain hold-time violation in order to pinpoint, in minimal diagnosis application time, the cause of the violation. The proposed tolerance technique is more targeted towards violations that lead to systematic failure of parts; it enables the generation of test patterns to screen out the defective parts in the presence of scan hold-time violations, perfectly restoring the yield in a cost-effective manner. The techniques that we propose are non-intrusive, as they utilize only basic scan capabilities, and thus impose no design changes. We also extend this discussion for fast-to-rise and fast-to-fall errors, intermittent scan hold-time violations, and functional hold-time violations.      

深亚微米SoC芯片物理设计中基于串扰的时序收敛方法

当芯片设计进入深亚微米，串扰效应引起大量的设计违规，尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计，它不仅取决于电路互联拓扑，而且还取决于连线上信号的动态特征。文章从串扰延时的产生原因开始分析，并提出了在O．18μm及以下工艺条件下对串扰延时进行预防．分析和修复的时序收敛方法。     

Physical‐Aware Approaches for Speeding Up Scan Shift Operations in SoCs

System‐on‐chip (SoC) designs have a number of flip‐flops; the more flip‐flops an SoC has, the longer the associated scan test application time will be. A scan shift operation accounts for a significant portion of a scan test application time. This paper presents physical‐aware approaches for speeding up scan shift operations in SoCs. To improve the speed of a scan shift operation, we propose a layout‐aware flip‐flop insertion and scan shift operation–aware physical implementation procedure. The proposed combined method of insertion and procedure effectively improves the speed of a scan shift operation. Static timing analyses of state‐of‐the‐art SoC designs show that the proposed approaches help increase the speeds of scan shift operations by up to 4.1 times that reached under a conventional method. The faster scan shift operation speeds help to shorten scan test application times, thus reducing test costs.     

Power-aware hold optimization for ASIC physical synthesis

Hold timing closure is an important milestone at the physical design phase of every Application Specific Integrated Circuit (ASIC). Many approaches have been proposed by different researchers and commercial Electronic Design Automation (EDA) providers to fix hold timing violations, but there has been no effort to study the impact of each technique on power consumption. Nowadays, the rise of low power applications demand keeps pushing for the invention of new power reduction techniques. In this paper, we presented a novel approach for power consumption reduction by reducing the power increase seen during the hold timing optimization. A sample of 100 industrial post-CTS designs from different applications and fabrication process technologies (from 180 nm to 28 nm) was used to measure the ratios of Δpower/Δhold_timing and Δarea/Δhold_timing of each technique. The ratios were calculated after legalization and global routing to include not only the power/area added directly by the hold optimization, but also the power/area increases induced indirectly by the additional timing fixes needed after placement legalization and routing repair. By considering the impact on power consumption and area increase of each technique while optimizing the design we have reduced substantially the power increase and the area overhead caused by the hold fixing. Experimental results show a power reduction of 7%, and an area reduction of 1% on average, with a beneficial impact on hold timing and a neutral impact on setup timing.     

布线后修复时序违规的方法研究

90／65nm下后端设计中由于多模式一角落,以及布局布线工具和签收工具之间的误差性,布线后修复各种时序违规如渡越时间、负载、建立时间、保持时间、串扰等将是一项十分耗时的工作。如何快速修复各种违规,取得设计收敛是后端设计者所关注的。本文分析了各种情况,提供了一些解决方案。     

一种安全SoC芯片的物理设计

本文介绍了一种安全SoC芯片架构,描述了物理设计的指标要求及其在0．13umGSMCCMOS工艺上的物理设计,重点阐述了物理设计的中的3个关键技术——时序收敛设计、低功耗设计以及IO规划设计,并探讨了安全芯片物理设计上的自身安全性设计考虑。通过签核级的分析,该芯片最终满足了指标要求。该芯片包含36个时钟域,4种低功耗工作模式,约有26万个标准单元,72个宏模块,130个pad,合计约560万个逻辑等效门,芯片面积5．6mm×5．6mm。     

基于MCMM技术快速实现IC时序收敛

如今的集成电路(Integrated Circuit,IC)设计往往要求芯片包含多个工作模式,并且在不同工艺角(corner)下能正常工作。工艺角和工作模式的增加,无疑使时序收敛面临极大挑战。本文介绍了一种在多工艺角多工作模式下快速实现时序收敛的技术——MCMM(Multicorner-Multimode)技术,该技术将工艺角和模式进行组合,对时序同时进行分析和优化,到达快速实现时序收敛的目的。该技术应用于一个80万门基于TSMC 0.152μm logic工艺的电力网载波通信(PLC)芯片设计,设计实例表明,利用MCMM技术不但可以解决时序难以收敛的问题,而且大大降低了芯片设计周期。     

一种电子系统认证芯片的物理设计

为了防止电子产品被非法克隆复制,本文对一款利用系统认证原理对电子系统进行保护的芯片FD310S进行了物理设计。该系统认证芯片是基于华虹NEC 0.35μm三层金属工艺,采用SoC Encounter时序收敛流程进行设计,进行了包括布图规划、时序驱动布局、静态时序分析和优化、时钟树综合和时序驱动布线等步骤,最终实现了时序收敛;并且在Virtuoso环境中对其中一个形状特殊的复用I/O Pad进行了电源环的连接。该设计成功通过了设计规则检查（DRC）和版图与原理图一致性检查（LVS）。     

深亚微米IC物理设计流程中的串扰控制

信号完整性的设计收敛已经成为当前深亚微米集成电路物理设计流程中的关键问题。对信号完整性收敛产生不利影响的有三个因素：串扰、直流电压降和电迁移。其中影响最大的是串扰,串扰噪声会产生大量的时序违规、逻辑错误。主要关注基于串扰控制的物理设计方法,包括新的流程、各个设计阶段对串扰的分析及修正的方法,以达到快速的时序收敛。并且根据真实的设计实例,提出了几点有效的控制串扰的方法和对于信号完整性管理比较有价值的观点。     

超大规模集成电路中基于OCV的时序收敛方法

当芯片设计进入深亚微米,片上工艺偏差(OCV)造成的时序不确定性,成为超大规模集成电路时序收敛中的关键问题,单纯使用传统时序分析方法,已不能完全达到时序收敛的要求。文中首先介绍了静态时序分析方法,阐述了深亚微米下OCV分析对时序收敛的重要性,并提出对OCV问题建模和分析的方法。最后通过一个具体的设计实例,运用基于OCV的时序分析方法达到时序收敛。