X波段及DBS接收用PHEMT单片低噪声放大器

报道了X波段及DBS接收用单片低噪声放大器的研制结果。利用CAD软件对单片电路进行优化设计，设计工作包括MBE材料、PHEMT器件和单片电路三部分。在研制过程中，开展了关键工艺的专题研究。研究结果为：单级单片放大器在10：5－11．6GHz范围内，NF≤1．82dB，G≥7.72dB；在11．7－12．2GHz范围内，NF≤1．80dB，G≥6．8dB；双级放大器在10．4－11．1GHz范围内，NF≤1．96dB，G≥15．3dB，最低噪声系数为1．63dB，最高增益为16．07dB。     

一种高精度宽带可编程增益放大器设计

基于SMIC 180 nm混合信号CMOS工艺,1．8 V电源电压供电,设计了一种应用于射频前端芯片的高精度宽带全差分可编程增益放大器（PGA ）．该PGA采用四级级联结构,且带有直流失调校准电路和可驱动50Ω电阻负载的超级源随器．流片测试结果表明,该PGA性能良好,由六位数字控制字实现0～50 dB增益范围变化,1 dB步进,步长误差小于0．2 dB ,1 dB带宽大于75 M Hz ,3 dB带宽大于110 M Hz ,放大电路部分消耗9 mA电流,输出buffer电路部分消耗8 mA电流,芯片有效面积为518μm ×406μm ．     

应用于无线传感器网络低噪声放大器的设计

本文给出一种应用于无线传感器网络射频前端低噪声放大器的设计,采用SMIC0．18μmCMOS工艺模型。在CadenceSpectre仿真环境下的仿真结果表明：该低噪声放大器满足射频前端的系统要求,在2．45GHz的中心频率下增益可调,高增益时,噪声系数为2．9dB,输入P1dB压缩点为-19．8dBm,增益为20．5dB;中增益时,噪声系数为3．6dB,输入P1dB压缩点为-15．8dBm,增益为12．5dB;低增益时,噪声系数为6．0dB,输入P1dB压缩点为-16．4dB,增益为2．2dB。电路的输入输出匹配良好,在电源电压1．8V条件下,工作电流约为6mA。     

1．8V 5．2GHz差分结构CMOS低噪声放大器

本文给出了利用0．18umCMOS工艺设计的5．2GHz低噪声放大器。在1．8V电压下，工作电流为24mA增益为15．8dB噪声系数为1．4dB.     

5.8GHz WLAN CMOS双平衡混频器的设计

介绍了基于0．18μm CMOS工艺的802．11a无线局域网（WLAN）有源双平衡混频器的设计方法。该混频器射频（RF），本振（LO）和中频（IF）信号频率分别为5．8GHz，4.6GHz和1．2GHz。仿真结果显示：在1．8V电压下；变频增益为4．27dB，单边带噪声系数为10．73dB，1dB压缩点为-13．18dB，三阶输入截点为-3．04dB，功耗为32．4mW，芯片面积为1．8mm×1mm。     

一个用于GSM的80dB动态范围∑-Δ调制器

设计了一个用于GSM系统的Sigma-Delta调制器．GSM系统要求信号带宽大于200kHz，动态范围大于80dB．为了能取得较低的过采样率以降低功耗，采用了级联结构（MASH）来实现，与单环高阶结构相比，它具有稳定及易于实现的优点．设计工作时钟为16MHz，过采样率为32，基带带宽为250kHz，电路仿真可以达到最高82dB的SNDR和87dB的动态范围．芯片采用SMIC0．18μm工艺进行流片，面积为1．2mm×1．8mm．芯片测试效果最高SNDR=74．4dB，动态范围超过80dB，测试结果与电路仿真结果相近，达到了预定的设计目标．芯片工作在1．8V电源电压下，功耗为16．7mW．     

超低压CMOS混频器比较设计及特性分析

讨论并设计了基于PMOS衬底驱动技术和CMOS准浮栅技术的两种超低压CMOS混频器电路,并对混频器的特性进行了比较分析。在电源电压为O．8V,本征频率和射频频率分别是20MHz、100MHz和1GHz、2,4GHz的输入正弦信号时,衬底驱动混频器的转换增益为-17.95dB和-8．5dB,三阶输入截止点的值为33.2dB和28．4dB;在0．6V的单电源电压下,输入正弦信号分别为频率为20MHz、100MHz和1GHz、2．4GHz时,准浮栅混频器的转换增益为-14．23dB和-21．8dB,三阶输入截止点的值为35．9dB和34．6dB。仿真结果比较显示,衬底驱动混频器具有更高的转换增益,而准浮栅混频器具有更好的频域特性和低压特性。而且它们在频率较低时的性能更好。     

基于SiGe HBT工艺的GNSS接收机混频器设计

针对目前国内RFIC发展比较滞后的现状,设计了3款应用于GNSS接收机的基于0．5μm SiGe HBT工艺的混频器（Ⅰ、Ⅱ、Ⅲ）,并采用针对混频器的优良指数FOM（figure—of-merit）对这3个混频器进行结构和综合性能比较。3款混频器的供电电压为3-3V,本振LO输入功率为-10dBm,其消耗总电流、转换增益、噪声系数、1dB增益压缩点依次为：Ⅰ）8．7mA,15dB,4．1dB,-17dBm;Ⅱ）8．4mA,10dB,4．6dB,-10dBm;Ⅲ）5．4mA,11dB,4．9dB,-10dBm。而3款混频器的FOM分别为-57．8、-56．6、-54．3,表明混频器Ⅲ的综合性能最佳,混频器Ⅱ次之,最后为混频器Ⅰ。     

应用于S波段AESA的射频收发前端设计

采用0．18μm Si RFCMOS工艺设计了应用于s波段AESA的高集成度射频收发前端芯片。系统由发射与接收前端组成,包括低噪声放大器、混频器、可变增益放大器、驱动放大器和带隙基准电路。后仿真结果表明,在3．3V电源电压下,发射前端工作电流为85mA,输出ldB压缩点为5．0dBm,射频输出在2～3．5GHz频带内电压增益为6．3～9．2dB,噪声系数小于14．5dB;接收前端工作电流为50mA,输入1dB压缩点为-5．6dBm,射频输入在2～3．5GHz频带内电压增益为12—14．5dB,噪声系数小于11dB;所有端口电压驻波比均小于1．8：芯片面积1．8×2．6mm0。     

低压工作的高速1Obit Pipelined ADC

本文提出了一种低压工作的高速1Obit Pipelined ADC。采用自举时钟采样和Cascode频率补偿等方法,该ADC可以在低电压下工作,并达到较高的带宽。该ADC在HJTC 0.18-μm CMOS数模混合工艺下进行了设计仿真和流片测试,结果表明：当供电电压为1．8V,采样频率为62．5MSample／s时,所设计的ADC对于1MHz的输入信号转换有效位数可以达到52．2dB SFDR、44．8dB SNR和44．3dB SNDR。