基于混合结构的一种高性能90nm CMOS逐次逼近A/D转换器

实现了一种10位2.5MS/s逐次逼近A/D转换器。在电路设计上采用了R-C混合结构D/A转换、伪差分比较结构以及低功耗电平转换方式实现。为了实现好的匹配性能,在版图布局上分别采用电阻梯伪电阻包围对策以及电容阵列共中心对称布局方式进行布局。整个A/D转换器基于90nm CMOS工艺实现,在3.3V模拟电源电压以及1.0V数字电源电压下,测得的DNL和INL分别为0.36LSB和0.69LSB。在采样频率为2.5MS/s,输入频率为1.2MHz时,测得的SFDR和ENOB分别为72.86dB和9.43bits。包括输出驱动在内,测得整个转换器的功耗为6.62mW。整个转换器的面积约为238um×214um。设计结果显示该转换器性能良好,非常适合多电源嵌入式SoC的应用。     

一种用于触摸屏SoC的10位200kS/s SAR ADC IP核

采用“5MSBs (Most-Significant-Bits) + 5LSBs (Least-Significant-Bits)”C-R混合式D/A转换方式以及低失调伪差分比较技术,结合电容阵列对称布局以及电阻梯低失配版图设计方法,基于0.18µm 1P5M CMOS Logic工艺,设计实现了一种用于触摸屏SoC (System-on-Chip)的8通道10位200kS/s逐次逼近型A/D转换器IP核。在1.8V电源电压下,测得的微分非线性误差和积分非线性误差分别为0.32LSB和0.81LSB。在采样频率为200kS/s,输入频率为91kHz时,测得的无杂散动态范围(SFDR: Spurious-Free Dynamic Range)和有效位数(ENOB: Effective-Number-of-Bits)分别为63.2dB和9.15bits,功耗仅为136µW。整个A/D转换器IP核的面积约为0.08mm2。设计结果显示该转换器满足触摸屏SoC的应用要求。     

一种电容阵列结构的10位8通道1MS/s逐次逼近AD转换器

设计了一种用于多电源SoC的10位8通道1MS/s逐次逼近结构AD转换器。为提高ADC精度,DAC采用改进的分段电容阵列结构。为降低功耗,比较器使用了反相器阈值电压量化器,在模拟输入信号的量化过程中减少静态功耗产生。电平转换器将低电压数字逻辑信号提升为高电平模拟信号。采用UMC 55nm 1P6M数字CMOS工艺上流片验证设计。测试结果表明,当采样频率为1 MS/s、输入信号频率为10 kHz正弦信号情况下,该ADC模块在3.3 V模拟电源电压和1.0 V数字电源电压下,具有最大微分非线性为0.5LSB,最大积分非线性为1LSB。测得的SFDR为75 dB,有效分辨率ENOB为9.27位。     

一种10位40 MHz两步式A/D转换器

提出了一种基于两步转换法(5 6)的高速高精度A/D转换器体系结构,其优点是可以大幅度降低芯片的功耗及面积。采用这种结构,设计了一个10位40 MHz的A/D转换器,并用0.6μm BiCMOS工艺实现。经过电路模拟仿真,在40 MHz转换速率,1 V输入信号(Vp-p),5 V电源电压时,信噪比(SNR)为63.3 dB,积分非线性(INL)和微分非线性(DNL)均小于10位转换器的±0.5 LSB,电源电流为85.4 mA。样品测试结果:SNR为55 dB,INL和DNL小于10位转换器的±1.75 LSB。     

一种14位400MS/S分段型电流舵DAC的设计

基于TSMC O.25μm CMOS工艺,采用分段开关电流结构,设计了一种基于2.5 V电源电压的14位400MS/s D/A转换器.该D/A转换器内置高精度带隙基准源、高速开关驱动电路和改进的Cascode单位电流源电路,以提高性能.D/A转换器的积分非线性(INL)和微分非线性(DNL)均小于0.5 LSB.在400 MHz采样频率、199.8 MHz输出信号频率时,其无杂散动态范围(SFDR)达到85.4 dB.     

一种1.8V 10位120MS/s CMOS电流舵D/A转换器IP核

采用低摆幅低交叉点的高速CMOS电流开关驱动器结构和中心对称Q2随机游动对策拓扑方式的pMOS电流源阵列版图布局方式,基于TSMC 0.18靘 CMOS工艺实现了一种1.8V 10位120MS/s分段温度计译码电流舵CMOS电流舵D/A转换器IP核.当电源电压为1.8V时,D/A转换器的微分非线性误差和积分非线性误差分别为0.25LSB和0.45LSB,当采样频率为120MHz,输出频率为24.225MHz时的SFDR为64.9dB.10位D/A转换器的有效版图面积为0.43mm×0.52mm,符合SOC的嵌入式设计要求.     

一种输出端电压达到负电源电压的DAC缓冲运放

基于2 μm SOI CMOS工艺,设计了一种输出电压达负电源的运放,用作12位四通道D/A转换器的单位增益缓冲。分别在VDD=+5 V,VSS=0 V,VREFH=2.5 V,VREFL=0 V以及VDD=+15 V,VSS=-15 V,VREFH=10 V,VREFL=-10 V这两种条件下测试D/A转换器性能,该转换器的INL分别为-0.31 LSB和0.27 LSB。测试结果表明,该运放的性能满足D/A 转换器的要求。     

一种1.8V 10位120MS/s CMOS电流舵D/A转换器IP核

采用低摆幅低交叉点的高速CMOS电流开关驱动器结构和中心对称Q2随机游动对策拓扑方式的pMOS电流源阵列版图布局方式,基于TSMC 0.18靘 CMOS工艺实现了一种1.8V 10位120MS/s分段温度计译码电流舵CMOS电流舵D/A转换器IP核.当电源电压为1.8V时,D/A转换器的微分非线性误差和积分非线性误差分别为0.25LSB和0.45LSB,当采样频率为120MHz,输出频率为24.225MHz时的SFDR为64.9dB.10位D/A转换器的有效版图面积为0.43mm×0.52mm,符合SOC的嵌入式设计要求.     

一种8位250 MHz采样保持电路的设计

介绍了一种采用0.35μm BiCMOS工艺的双路双差分采样保持电路。该电路分辨率为8位,采样率达到250 MSPS。该电路新颖的特点为利用交替工作方式,降低了电路对速度的要求。经过电路模拟仿真,在250 MSPS,输入信号为Vp-p=1 V,电源电压3.3 V时,信噪比(SNR)为55.8 dB,积分线性误差(INL)和微分线性误差(DNL)均小于8位A/D转换器的±0.2 LSB,电源电流为28 mA。样品测试结果:SNR为47.6 dB,INL、DNL小于8位A/D转换器的±0.8 LSB。     

0.18 μm 1.8 V 10 bit 100 MS/s CMOS电流舵D/A IP设计与验证

基于GSMC 0.18μm CMOS工艺,采用曲率补偿带隙参考电压源和中心对称Q2随机游动对策拓扑方式的NMOS电流源阵列版图布局,实现了一种10 bit 100 MS/s分段温度计译码CMOS电流舵D/A转换器.当电源电压为1.8 V时,D/A转换器的功耗为10 mW,微分非线性误差和积分非线性误差分别为1 LSB和0.5 LSB.在取样速率为100 MS/s,输出频率为5 MHz条件下,SFDR为70 dB,10 bit D/A转换器的有效版图面积为0.2 mm2,符合SOC的嵌入式设计要求.     

一种基于新型寄存器结构的逐次逼近A/D转换器

介绍了一种10位CMOS逐次逼近型A/D转换器。在25 kSPS采样频率以下,根据模拟输入端输入的0~10 V模拟信号,通过逐次逼近逻辑,将其转化为10位无极性数字码。转换器的SAR寄存器结构采用了一种新的结构来实现D触发器。该转换器采用3μm CMOS工艺制作,信噪比为49 dB,积分非线性为±0.5 LSB。     

用于便携式设备的12位低功耗SAR A/D转换器

设计了一种适于便携式应用的低功耗12位精度逐次逼近(SAR)式A/D转换器,最高采样频率达到140 KSPS,在1.8 V工作电压下的功耗仅为1 mW;基于0.18 μm 2P4M的CMOS工艺完成版图设计,版图面积仅为0.3 mm×0.35 mm.在转换精度为12位、采样速率为140 KSPS时,A/D转换器的INL和DNL分别为0.7 LSB和0.66 LSB.     

一种1.5V 8位100 MS/s电流舵D/A转换器

基于新型的低压与温度成正比(PTAT)基准源和PMOS衬底驱动低压运算放大器技术,采用分段温度计译码结构设计了一种1.5V8位100MS/s电流舵D/A转换器,工艺为TSMC0.25μm2P5MCMOS。当采样频率为100MHz,输出频率为20MHz时,SFDR为69.5dB,D/A转换器的微分非线性误差(DNL)和积分非线性误差(INL)的典型值分别为0.32LSB和0.52LSB。整个D/A转换器的版图面积为0.75mm×0.85mm,非常适合SOC的嵌入式应用。     

一种用于高速14位A/D转换器的采样/保持电路

介绍了一种采用0.35 μm CMOS工艺的开关电容结构采样/保持电路.电路采用差分单位增益结构,通过时序控制,降低了沟道注入电荷的影响;采用折叠共源共栅增益增强结构放大器,获得了要求的增益和带宽.经过电路模拟仿真,采样/保持电路在80 MSPS、输入信号(Vpp)为2 V、电源电压3 V时,最大谐波失真为-90 dB.该电路应用于一款80 MSPS 14位流水线结构A/D转换器.测试结果显示:A/D转换器的DNL为0.8/-0.9 LSB,INL为3.1/-3.7 LSB,SNR为70.2 dB,SFDR为89.3 dB.     

一种12-b 125 kSPS全差分CMOS SAR A/D转换器

设计了一种基于1stSilicon0.25μmCMOS工艺的全集成SARA/D转换器。详细介绍了SARA/D转换器的基本原理、电路结构和仿真结果。该SARA/D转换器采用全差分结构,系统时钟频率为2MHz,精度12位,采样速率125kb/s,输入电压范围0～2.5V。在3.3V供电电压下,功耗为0.3mW,芯片有效面积为745μm×2000μm。     

14位50MS/s100mW0.18μm CMOS流水线ADC

实现了一种14位40MS/s CMOS流水线A/D转换器(ADC)。在1.8V电源电压下,该ADC功耗仅为100mW。基于无采样/保持放大器前端电路和双转换MDAC技术,实现了低功耗设计,其中,无采样/保持放大器前端电路能降低约50%的功耗,双转换MDAC能降低约10%的功耗。该ADC采用0.18μm CMOS工艺制作,芯片尺寸为2.5mm×1.1mm。在40MS/s采样速率、10MHz模拟输入信号下进行测试,电源电压为1.8V,DNL在±0.8LSB以内,INL在±3.5LSB以内,SNR为73.5dB,SINAD为73.3dB,SFDR为89.5dBc,ENOB为11.9位,THD为-90.9dBc。该ADC能够有效降低SOC系统、无线通信系统及数字化雷达的功耗。     

一种高速高分辨率电流舵D/A转换器的设计

基于0.18μm CMOS工艺,设计了一种电源电压为3.3 V/1.8 V(模拟电路部分电源电压为3.3 V,数字电路部分电源电压为1.8 V)、最大刷新率为200 MSPS、分辨率为14位的高速D/A转换器(DAC).该DAC采用传统的5-4-5温度计码与二进制权重码混合编码的分段电流舵结构.对电路中的关键模块,如运算放大器、带隙基准源,进行了优化设计;给出了整体电路的版图设计.仿真结果显示,采样频率为200 MHz时,DAC的SFDR为87 dB左右.     

一种轨至轨10位逐次逼近模数转换器的设计

设计了一款用于汽车电子MCU的轨至轨10位逐次逼近A/D转换器。采用单电容采样的DAC结构,保证A/D转换器的全摆幅输入范围。在后仿真验证中,采用频谱分析方法,标定寄生电容对DAC精度的影响,优化了版图结构。设计了片内低压差线性稳压器,提供稳定的电源电压信号。芯片采用GSMC 0.18μm 1P6M CMOS工艺实现。后仿真结果表明,在1.8V电源电压、51kHz输入信号频率、1MHz时钟频率下,无杂散动态范围(SFDR)为73.596dB,有效位数(ENOB)达到9.78位,整体功耗2.24mW,满足汽车电子MCU的应用需求。     

应用于流水线ADC的参考电压源及其输出缓冲器

在流水线结构A/D转换器中,参考电压的波动将会影响到其转换精度。文章分析了参考电压变化对A/D转换器整体性能的影响,通过Matlab仿真加以验证。并基于带隙基准源,为一个10位40 MHz采样频率的流水线A/D转换器设计了两个电压值为1/2VDD±0.5 V的参考电压源及其输出缓冲放大器。采用SMIC 0.35μm 3.3 V CMOS工艺,Hspice仿真结果显示,参考电压的最大波动小于0.3 mV,最大温度系数为12 ppm。     

应用于无线传感网络SoC的逐次逼近A/D转换器

设计了应用于无线传感网络SoC解决方案的10位150 kS/s 逐次逼近A/D转换器.通过失调消除技术、合理的时序控制和版图设计,实现了电路的高精度和低功耗.设计的A/D转换器积分非线性和微分非线性分别为0.54 LSB和0.8 LSB;在150 kS/s采样率、14.3 kHz输入信号频率时,信噪比为60.8 dB,无杂散动态范围83.1 dB.设计实现基于TSMC 0.18 μm混合信号CMOS工艺,IP核面积为0.083 mm2,1.8 V工作电压下功耗为0.56 mW.