14-bit 100 MS/s 121 mW pipelined ADC

本文实现了一款低功耗、小面积的高速高精度流水线型模数转换器,可以作为IP核应用于片上系统中。该模数转换器应用了逐级尺寸递减、运放共享等技术来实现低功耗的设计。采用分离的双输入通道共享的运算放大器输入端,从而实现运放共享带来的级间串扰、记忆效应等非线性影响的消除。同时,该模数转换器中采用了动态预放大比较器的设计来减小比较器的静态功耗以及回踢噪声的影响。本设计在SMIC 0.18μm CMOS工艺下流片,实现面积开销为3.1mm2。在采样频率为100MHz,输入信号为2.4MHz的情况下,实现无杂散动态范围（SFDR）为82.7dB,信号噪声失真比（SNDR）为69.1dB。在输入信道达到100MHz的情况下,实现SFDR和SNDR分别为81.4dB和65.8dB。该模数转换器的供电电压为1.8V,功耗开销为121mW。     

衬底电压自举结构的10位120 MS/s SAR ADC

基于采样管衬底电压自举结构,提出了一种高线性低阻抗采样开关技术。在保证采样开关等效输入阻抗较小的同时,实现了采样开关的源/漏极与衬底之间的寄生电容不随输入信号幅度的变化而变化;减小了动态比较器输入管的等效导通电阻,提高了动态比较器输入管的跨导,解决了动态比较器的速度与噪声折中的难题。基于65 nm CMOS工艺,设计了一种10位120 MS/s SAR ADC。在1 V电源电压下,功耗为1.2 mW,信号噪声失真比SNDR> 55 dB,无杂散动态范围SFDR> 68 dB,在奈奎斯特采样情况下,优值(FoM)为22 fJ/(conv·step)。     

0.25 μm CMOS工艺10位100MHz流水线型ADC设计

采用流水线结构完成了一个10位精度100MHz采样频率的模数转换器的设计.该模数转换器采用采样保持电路、8级1.5位和最后一级2位子模数转换器的结构,电路使用全差分和开关电容电路技术.芯片采用台积电(TSMC)0.25 μm CMOS工艺,电路典型工作电压为2.5V,在室温下,输入信号为5MHz,采样频率100MHz时信号噪声失真比为59.7dB.     

一种具有比较器失调后台校准的无采样保持放大器型14位100MS/s流水线模数转换器

本文实现了一种不具有前端采样保持放大器的14位100MS/s的流水线模数转换器。为了提高第一级采样网络的匹配性,本文提出了一种用于降低第一级子模数转换器的后台失调校准电路。后台失调校准电路保证了比较器总失调不超过内建冗余结构的校准范围。所提出的模数转换器采用0.18um CMOS工艺进行流片,面积为12mm2。在1.8V电源电压下,模数转换器功耗为237mW。测量结果显示,在100MHz采样频率、30.1MHz输入频率下,模数转换器的信号与噪声失真比（SNDR）为71dB,无杂散动态范围（SFDR）为85.4dB,最大微分非线性（DNL）为0.22LSB,最大积分非线性（INL）为1.4LSB。     

采用改进电流调制功耗缩放的精度和速度可编程流水线模数转换器

介绍了一个精度和速度可编程、但不需要改变运算放大器偏置电流的流水线模数转换器,实现了8～11bit和400k～40MSa/s的程控范围.提出了一种新颖的预充型开关运放,在降低功耗的同时,可以使运算放大器快速开启.通过采用改进的电流调制功耗缩放技术、新颖的开关运放技术、采样保持电路消去技术和动态比较器,大大降低了电路的功耗.电路设计采用1.8V 1P6M 0.18μm CMOS工艺,仿真结果表明:在11bit,40MSa/s性能条件下,输入信号为19.02MHz时,无杂散动态范围(SFDR)为81dB,信噪失真比(SNDR)为67dB,功耗为29mW.     

采用改进电流调制功耗缩放的精度和速度可编程流水线模数转换器

介绍了一个精度和速度可编程、但不需要改变运算放大器偏置电流的流水线模数转换器,实现了8～11bit和400k～40MSa/s的程控范围.提出了一种新颖的预充型开关运放,在降低功耗的同时,可以使运算放大器快速开启.通过采用改进的电流调制功耗缩放技术、新颖的开关运放技术、采样保持电路消去技术和动态比较器,大大降低了电路的功耗.电路设计采用1.8V 1P6M 0.18μm CMOS工艺,仿真结果表明:在11bit,40MSa/s性能条件下,输入信号为19.02MHz时,无杂散动态范围(SFDR)为81dB,信噪失真比(SNDR)为67dB,功耗为29mW.     

折叠内插模数转换器分析及实现

应用Matlab/Simulink工具对折叠内插模数转换器进行了建模,研究了具有8bit分辨率、200MHz采样频率的该模数转换器的芯片设计和实现．系统设计时采用Matlab/Simulink进行行为级建模并分别分析了预放大的增益、折叠电路的带宽以及比较器的失调对动态性能的影响．设计实现的模数转换器实测结果表明,积分非线性误差和微分非线性误差分别小于0.77和0.6LSB,在采样频率为200MHz及输入信号频率为4MHz时,信号与噪声及谐波失真比为43.7dB．电路采用标准0.18μｍ CMOS数字工艺实现,电源电压为3.3V,功耗181mW,芯核面积0.25mm2．     

折叠内插模数转换器分析及实现

应用Matlab/Simulink工具对折叠内插模数转换器进行了建模,研究了具有8bit分辨率、200MHz采样频率的该模数转换器的芯片设计和实现.系统设计时采用Matlab/Simulink进行行为级建模并分别分析了预放大的增益、折叠电路的带宽以及比较器的失调对动态性能的影响.设计实现的模数转换器实测结果表明,积分非线性误差和微分非线性误差分别小于0.77和0.6LSB,在采样频率为200MHz及输入信号频率为4MHz时,信号与噪声及谐波失真比为43.7dB.电路采用标准0.18μm CMOS数字工艺实现,电源电压为3.3V,功耗181mW,芯核面积0.25mm2.     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

一种运用于高速ADC的采样保持电路设计

设计了一种用于Pipelined ADCs中的前置采样保持电路.从理论上推导了12bit、100MHz的模数转换器对采样保持电路各个子电路的性能指标要求,按此要求设计了增益增强型运放、自举开关等子电路.基于SMIC 0.13μm,3.3V工艺,Spectre仿真结果表明,在采样频率为100MS/s,输入信号频率为9.7656M时实现了81.9dB的信噪失真比(SINAD)和13.3位的有效位数(ENOB),无杂散动态范围(SFDR)可达94.9dB,功耗仅为24mW.输入直到奈奎斯特频率,仍能保持81.5dB的信噪失真比和13.2位的有效位数,SFDR可达到92.67dB.     

逐次逼近型模数转换器中的失配校准技术

设计了一种用于逐次逼近型模数转换器中的比较器失调和电容失配自校准电路.通过增加校准周期,该电容自校准结构即可与原电路并行工作,实现高精度与低功耗.校准精度可达14bit.采用该电路设计了一个用于逐次逼近型结构的10bit 3Msps模数转换器单元,该芯片在SMIC 0.18μm 1.8V工艺上实现,总的芯片面积为0.25mm2.芯片实测,在采样频率为1.8MHz,输入320kHz正弦波时,信号噪声失真比为55.9068dB,无杂散动态范围为64.5767dB,总谐波失真为-74.8889dB,功耗为3.1mW.     

逐次逼近型模数转换器中的失配校准技术

设计了一种用于逐次逼近型模数转换器中的比较器失调和电容失配自校准电路.通过增加校准周期,该电容自校准结构即可与原电路并行工作,实现高精度与低功耗.校准精度可达14bit.采用该电路设计了一个用于逐次逼近型结构的10bit 3Msps模数转换器单元,该芯片在SMIC 0.18μm 1.8V工艺上实现,总的芯片面积为0.25mm2.芯片实测,在采样频率为1.8MHz,输入320kHz正弦波时,信号噪声失真比为55.9068dB,无杂散动态范围为64.5767dB,总谐波失真为-74.8889dB,功耗为3.1mW.     

一个带有采样时间误差校正的14位200MS/s时钟交织模数转换器

通道间的采样时间误差会降低时钟交织模数转换器的精度。本论文提出了一种针对采样时间误差的具有低电路复杂度和快速收敛特性的校正算法。该算法基于相关性来探测采样时间误差,并可被应用于广义平稳的输入信号,被探测到的采样时间误差被一个压控采样开关修正。实验结果显示,对于一个2通道14位200MS/s的时钟交织模数转换器,当输入信号的频率为70.12MHz时,经校正后,信号与噪声失真比改善了19.1dB,无杂散动态范围改善了34.6dB。校正的收敛时间约为20000个采样时间间隔。     

采用前端RC匹配技术的12位40兆赫兹无采样保持的流水线模数转换器

12位40兆赫兹流水线模数转换器采用了前端RC时间常数匹配技术和一组相应的不同占空比时钟时序方法。在不需要繁琐的后端版图仿真验证的情况下,可以很好的提高无采样保持结构流水线模数转换器的线性度。本设计采用0.13微米中芯国际工艺流片实现。通过取消采样保持器技术,运放共享技术和低功耗运放设计来确保低功耗和小面积的设计要求。在40兆赫兹采样时钟和10.2兆赫兹正弦输入信号下,此模数转换器可以达到78.2dB 的无杂散动态范围（SFDR）,60.5dB 的信噪失真比（SNDR）和 -75.5dB 的总谐波失真,在1.2伏的电源电压下,功耗仅为15.6毫瓦。     

一种具有失配校准技术的轨到轨输入逐次逼近型模数转换器设计

传统的逐次逼近型模数转换器很难对输入等于电源电压的模拟信号进行正确的模数转换,本文提出了一种新型的逐次逼近型模数转换器,能够对输入幅度等于电源电压的输入信号进行正确的转换,并且具有用于缩短采样时间的采样保持放大器电路,同时针对比较器失调和电容阵列失配提出了校准技术,进一步提高了转换精度。测量结果显示该模数转换器的最大信噪谐波失真比可以达到72dB,有效输入信号带宽为1.25MHz,消耗功耗为1mW,相应的FOM指数为123fJ。     

一种14位100 MS/s的流水线模数转换器

设计了一种14位100 MS/s的流水线模数转换器(ADC)。采样保持电路与第1级2.5位乘法数模转换器(MDAC1)共享运放,降低了功耗。提出了一种改进的跨导可变双输入开关运放,以满足采样保持和MDAC1对运放的不同要求,并消除记忆效应和级间串扰。ADC后级采用5级1.5位运放共享结构。基于0.18 μm CMOS工艺,ADC核心面积为1.4 mm²。后仿真结果表明,在1.8 V电源电压下,当采样速率为100 MS/s、输入信号频率为46 MHz时,ADC的信噪比(SNR)为82.6 dB,信噪失真比(SNDR)为78.7 dB,无杂散动态范围(SFDR)为84.1 dB,总谐波失真(THD)为-81.0 dB,有效位数(ENOB)达12.78位。ADC整体功耗为116 mW。     

一种具有高线性度MOS采样开关的采样保持电路

通过采样保持电路中运放的复用,提出了一种具有高线性度MOS采样开关的模数转换器前端采样保持电路结构。这种结构可以显著降低采样开关导通电阻变化引入的非线性,从而在不增加开关面积和功耗的情况下,实现了高性能的采样保持电路。基于0.13?m的标准CMOS工艺,对提出的采样保持电路进行了仿真。在采样时钟频率为100MHz,输入信号频率1MHz时,仿真结果显示,无杂散动态范围(SFDR)达到了116.6dB,总谐波失真(THD)达到了112.7dB,信号谐波噪声比（SNDR）达到103.7dB,可以满足14比特流水线ADC对采样保持电路的要求。     

多通道逐次逼近型10bit 40Ms/s模数转换器的设计

设计了一个多通道逐次逼近型结构的10 bit 40 Ms/s模数转换器(ADC).由于采用时间交叉存取技术,提高了整个芯片的转换速度,同时通过运用比较器自校准和电容自校准结构,提高了整个电路的转换精度.本芯片采用Chart 0.25μm2.5 V工艺,版图面积为1.4 mm× 1.3 mm.40 MHz工作时,平均功耗为33.68 mW.输入频率19.9 MHz时,信号噪声失真比(SINAD)为59.653 3 dB,无杂散动态范围(SFDR)为74.864 6 dB.     

一种采用新型电容切换方式的SAR ADC

基于55 nm CMOS工艺,设计了一种10位150 MS/s的逐次逼近模数转换器(SAR ADC)。将融合电容切换方式(MCS Scheme)与分离电容式DAC(Split CDAC)相结合,提出了一种新型的电容切换方式,极大地降低了ADC的功耗。采用非二进制冗余算法,减少了ADC的判决误差,提高了采样速率。在15 MHz和74.5 MHz的输入信号下,信号噪声失真比(SNDR)分别为51.5 dB和49.6 dB;在1.2 V电压电源下,功耗为537 μW。     

用于视频图像传感器的12 bit 60 MS/s流水线模数转换器

介绍了一种12 bit 60 MS/s流水线模数转换器(ADC),该转换器使用采样保持电路,将连续变化的模拟信号通过一定时间间隔的采样,以实现信号的准确量化,利用增益自举运放提高信号建立的线性度;采用每级1.5 bit精确度的流水线结构实现冗余编码,降低比较器失调电压对精确度的影响,同时提出一种新型的消除静态功耗的预放大比较器结构。该流水线ADC芯片采用华力55 nm 互补金属氧化物(CMOS)工艺进行电路和版图设计。对后仿真结果进行快速傅里叶变换(FFT)分析得到：动态参数无杂散动态范围(SFDR)为86.18 dB,信噪比(SNR)为72.91 dB,信纳比(SNDR)为72.8 dB,有效位数(ENOB)为11.72 bit。