TFT-LCD摩擦工艺ESD研究与改善

摩擦工艺ESD(Electrostatic Discharge)是TFT-LCD制程中较为常见的一种不良,以317.5 mm(12.5 in)产品为例,摩擦工艺过程中ESD发生率20%,对产品良率影响较大。文章结合实际生产对摩擦工艺ESD的原因进行理论分析与实验验证,得出摩擦工艺发生ESD的原因为TFT基板上面有悬空的大块金属,在摩擦过程中电荷积累过多容易发生ESD,ESD进一步烧毁旁边金属电路导致面板点亮时画面异常。生产过程中通过工艺管控和产品设计两方面优化改善,工艺方面通过增加湿度,涂布防静电液以及管控摩擦布寿命进行改善,设计方面通过变更悬空的大块金属为小块金属,通过工艺设计优化最终生产过程中摩擦工艺ESD发生率由20%下降到0%,大大提高了产品品质,降低了生产成本。     

SiGe工艺中HBT结构ESD保护电路设计

为有效控制生产成本,减少工艺步骤,提出了在SiGe工艺中,用SiGe异质结双极型晶体管(HBT)代替传统二极管来实现静电放电(ESD)保护的方案。通过设计不同的HBT器件的版图结构,以及采取不同的端口连接方式,对HBT单体结构防护ESD的能力强弱和其寄生电容大小之间的关系进行了比较分析,并从中找出最优化的ESD解决方案。应用于实际电路中的验证结果表明,此方案在ESD防护能力达到人体模型(HBM)2 kV的基础上,I/O(IN/OUT输入输出)端口的寄生电容值可以做到200 fF以下,且此电容值还可通过HBT串联模式进一步降低。     

深亚微米CMOS电路多电源全芯片ESD技术研究

深亚微米CMOS电路具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,电路全芯片ESD设计已经成为设计师面临的一个新的挑战。多电源CMOS电路全芯片ESD技术研究依据工艺、器件、电路三个层次进行,对芯片ESD设计关键点进行详细分析,制定了全芯片ESD设计方案与系统架构,该方案采用SMIC0.35μm 2P4M Polycide混合信号CMOS工艺流片验证,结果为电路HBM ESD等级达到4 500 V,表明该全芯片ESD方案具有良好的ESD防护能力。     

一种基于CMOS工艺的新型结构ESD保护电路

根据伞芯片静电放电(ESD)损伤防护理论,设计了一种新犁结构保护电路,采用0.6μm标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证.通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%.该保护电路通过了5kV的人体模型测试.     

用于ESD防护的PDSOI NMOS器件高温特性

研究了基于0.18μm部分耗尽型绝缘体上硅(PDSOI)工艺的静电放电(ESD)防护NMOS器件的高温特性。借助传输线脉冲(TLP)测试系统对该ESD防护器件在30~195℃内的ESD防护特性进行了测试。讨论了温度对ESD特征参数的影响,发现随着温度升高,该ESD防护器件的一次击穿电压和维持电压均降低约11%,失效电流也降低近9.1%,并通过对器件体电阻、源-体结开启电压、沟道电流、寄生双极结型晶体管(BJT)的增益以及电流热效应的分析,解释了ESD特征参数发生上述变化的原因。研究结果为应用于高温电路的ESD防护器件的设计与开发提供了有效参考。     

基于SOI工艺集成电路ESD保护网络分析与设计

由于SOI(Silicon-On-Insulator)工艺采用氧化物进行全介质隔离,而氧化物是热的不良导体,因此SOI ESD器件的散热问题使得SOI电路的ESD保护与设计遇到了新的挑战。阐述了一款基于部分耗尽SOI(PD SOI)工艺的数字信号处理电路(DSP)的ESD设计理念和方法,并且通过ESD测试、TLP分析等方法对其ESD保护网络进行分析,找出ESD网络设计的薄弱环节。通过对ESD器件与保护网络的设计优化,并经流片及实验验证,较大幅度地提高了电路的ESD保护性能。     

一种基于CMOS工艺的新型结构ESD保护电路

根据全芯片静电放电(ESD)损伤防护理论,设计了一种新型结构保护电路,采用0.6μm 标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证. 通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%. 该保护电路通过了5kV的人体模型测试.     

LDMOS器件在ESD保护中的应用

本文针对LDMOS器件在ESD保护应用中的原理进行了分析,重点讨论了设计以及应用过程中如何降低高触发电压和有效提高二次击穿电流,结合实际工艺对器件进行参数优化,得到了承受4KV ESD电压的LDMOS器件.     

一种基于版图图形相关铜淀积率波动的电镀模型

随着集成电路尺寸缩小到深亚微米,工艺的系统波动变成了影响制造良率和芯片性能提升的障碍。为了进行可制造性设计分析,许多基于模型的方法被不断发展。对于后续的化学机械抛光工艺仿真和基于模型的冗余金属填充,铜电镀工艺仿真则是为其做了一项很重要的准备。本文提出了一种基于电镀工艺物理机制的版图图形特征相关的电镀模型,该模型考虑了工艺过程中铜电镀速率受不同版图图形特征影响所产生的变化,因此较早期模型在精度方面有一定改善,且模拟结果与实际硅数据对比也证实了这一点。     

多电源混合电压SoC的全芯片ESD设计实例

SoC是含有微处理器、外围电路等的超大规模集成电路,具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,SoC的ESD设计成为设计师面临的一个新的设计挑战。文章详细介绍了一个复杂的多电源、混合电压专用SoC芯片的全芯片ESD设计方案,并结合电路特点仔细分析了SoC芯片ESD设计的难点,提出了先工艺、再器件、再电路三个层次的分析思路,并将芯片ESD总体解决方案中的关键设计重点进行了逐一分析,最后给出了全芯片ESD防护架构的示意图。该SoC芯片基于0.35μm 2P4M Polycide混合信号CMOS工艺流片,采用文中提出的全芯片ESD防护架构,使该芯片的HBM ESD等级达到了4kV。     

新型静电泄放保护电路设计方法

提出了一种新的静电泄放(electrostatic discharge,ESD)保护电路设计方法.相比传统以经验为基础、采用电路设计和硅片验证之间反复实验的ESD设计方法,新方法降低了成本,缩短了设计周期.利用该方法完成了一套基于0.5μm CMOS工艺、带ESD保护电路的输入输出单元库设计,该单元库通过了5kV的人体模型ESD测试.     

新型静电泄放保护电路设计方法

提出了一种新的静电泄放(electrostatic discharge,ESD)保护电路设计方法.相比传统以经验为基础、采用电路设计和硅片验证之间反复实验的ESD设计方法,新方法降低了成本,缩短了设计周期.利用该方法完成了一套基于0.5μm CMOS工艺、带ESD保护电路的输入输出单元库设计,该单元库通过了5kV的人体模型ESD测试.     

TFT-LCD工艺与静电击穿

薄膜晶体管液晶显示（thin film transistor—liquid crystal display，TFT—LCD）的制造工艺是一个复杂的过程，各个环节都可能发生静电击穿（electrostatic discharge，ESD）现象，导致TFT-LCD器件被破坏，极大地影响了良品率。本文根据薄膜晶体管（TFT）生产工艺的实际情况，阐述了产线里各类产品型号的ESD发生状况。在此基础上，对各种设计、工艺过程和工艺参数对ESD造成的影响进行了分析研究，为实际的生产提供了指导作用。     

一种改进型MLSCR-ESD结构设计分析

集成电路中半导体器件的特征尺寸不断减小,集成电路对ESD的冲击更加敏感。静电防护成为集成电路中最重要的可靠性指标之一,ESD保护结构也成为芯片设计中的难题。随着集成电路规模的增大,芯片引脚增多,大量面积被用于ESD保护电路,导致成本提高。可控硅结构的ESD保护器件相比其他已知保护结构具有最高的单位面积ESD性能,因此成为低成本片上ESD设计方案的首选。针对改进型横向SCR (MLSCR,又称N+桥式SCR)的ESD保护结构,对其关键特性指标结合理论分析与实验数据进行分析。基于某0.18μm 5 V CMOS工艺的流片结果,对SCR结构的工作原理以及关键的触发电压、保持电压参数进行说明,并提出改进方案。     

CMOS集成电路中ESD保护技术研究

分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。     

深亚微米混合信号全芯片ESD电路设计

随着CMOS工艺的发展,集成电路元件的尺寸持续减小,芯片的静电放电(ESD)保护设计受到了更大的挑战.从系统的角度出发,采用电压域分别保护后通过隔离器件连接的方法完成了对深亚微米芯片ESD保护系统的设计.设计中分析了传统输出端保护可能存在的问题,并采用稳妥的方法对输出端进行了保护.这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的.设计采用TSMC 0.18 μm工艺,测试结果验证了该设计的有效性.     

亚微米集成电路的ESD保护设计

介绍了一种带ESD瞬态检测的VDD-VSS之间的电压箝位结构,归纳了在设计全芯片ESD保护结构时需要注意的关键点;提出了一种亚微米集成电路全芯片ESD保护的设计方案,从实例中验证了亚微米集成电路的全芯片ESD保护设计.     

用于双极电路ESD保护的SCR结构设计失效分析

针对目前双极电路的ESD保护需求,引入SCR结构对芯片进行双极电路ESD保护。通过一次流片测试,发现加入SCR结构的电路芯片失效,SCR结构的I-V特性曲线未达到要求。从设计问题和工艺偏差两方面入手,分析了失效原因,通过模拟仿真,验证了失效是因为在版图设计时为节省版图面积,将结构P阱中NEMIT扩散区域边上用来箝位的电极开孔去掉造成的,并非工艺偏差导致的。通过二次流片测试,验证了失效原因分析的正确性,SCR器件结构抗ESD电压大于6kV,很好地满足了设计要求。     

E~2PROM工艺的ESD保护电路失效分析

ESD保护电路已经成为集成电路不可或缺的组成部分,如何避免由ESD应力导致的保护电路的击穿已经成为CMOSIC设计过程中一个棘手的问题。光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、微红外发光显示设备EMMI等的应用可以揭示ESD保护电路的失效原因及机理。文章通过对一组击穿失效的E2PROM工艺的ESD保护电路实际案例的分析和研究,介绍了几种分析工具,并且在ESD失效机制的基础上,提出了改进ESD保护电路的设计途径。     

TFT-LCD一种黑Mura机理分析及工艺验证改善

TFT-LCD面板生产过程中会出现各种Mura,尤其是电视大尺寸产品,对显示均一性要求很高。Mura现象种类多,原因差异性大,本文分析的Mura属于电视面板的特殊不良。为解决此黑Mura,首先进行了实物分析研究,通过液晶盒特性、表面微观以及电学分析确认实物未见明显异常,为极微观异常。采用目前实际可操作方法很难进行深入分析,需依靠工艺验证来明确,因此通过工艺验证确认到不良为配向膜清洗机相关,而清洗机独立单元繁多。依据不良可能的原因以及实际生产线的运营状况,设计了5项相关可行性实验:清洗速度降低,清洗后增加静置时间,紫外光清洗强度提升,毛刷远离基板以及清洗机高压二流体喷淋压力调整。通过以上工艺验证结果,推理出不良形成原因为电荷残留,并提出两个合理可行的改善方向,首先是减少基板在高压二流体喷淋下的停留,其次为增加监控或关闭高压二流体喷淋,使不良从0.94%降低至0.00%,提升了产品品质。