低功耗双边沿触发计数器的设计

该文从消除时钟信号冗余跳变而致的无效功耗的要求出发,提出了应用并行技术和流水线技术,实现基于RTL级的双边沿触发计数器的设计。经EDA软件模拟仿真和FPGA硬件验证,表明该计数器具有正确的逻辑功能,能够正常地应用于数字系统的设计。由于时钟工作频率减半及所需工作电压的降低,可使系统功耗明显减少。     

针对FPGA密码芯片M-DPA攻击的研究与实现

分析了DPA、B- DPA和M- DPA等三种差分功耗分析方法的原理;在FPGA内部采用并行设计与流水线设计方法实现了AES的密码电路,分别采用DPA、B- DPA和M-DPA 三种方法对AES的FPGA电路实现进行了攻击;得出结论:M- DPA攻击方法能够很好地减少FPGA密码芯片的并行设计和流水线设计带来的不利影响,能够有效增大分析的信噪比,减少攻击的样本量,提高攻击的效率;M-DPA攻击方法相对于DPA和B-DPA攻击能够更加适用于FPGA密码芯片的功耗旁路分析.     

基于并行技术和流水线的LMS自适应滤波算法

针对现有自适应滤波算法中数据处理效率低的问 题,提出了基于并行技术和流水线的最小均方误差（Least mean square,LMS）自适应滤波算法。该算法构建基 于并行技术的多输入多输出滤波器结构,成倍提高系统滤波处理速度;设计基于流水线的LMS 自适应滤波权系数求解方法,有效改善了权系数计算效率。最后利用现场可编程门阵列(Field programmable gate array,FPGA)对该算法进行了验 证,结果表明,对于四级并行流水线四阶LMS自适应滤波器,其数据处理速率提高了约8倍,在相同的数据处理速率下,其功耗可降低约84%,从而提高了LMS自适应滤波处理速率,降低了系统功耗,实现了高速、超高速数据流的实时自适应滤波 处理。     

FPGA的宽带步进频率信号源设计

介绍了基于FPGA和锁相频率合成器芯片ADF4350的宽带步进频率信号源的设计与实现方法。通过分析两种不同的实现方法,确定了以DDS输出的扫描频率控制锁相环鉴相参考频率的方法。该方法能有效结合二者优势,缩短频率的稳定时间,降低输出杂散。通过FPGA的控制、配置,产生了最佳性能的LS波段宽带步进频率信号,具有功耗低、集成度高、输出频率杂散抑制良好等特点。     

通用处理器的高带宽访存流水线研究

存储器访问速度的发展远远跟不上处理器运算速度的发展,日益严峻的访存速度问题严重制约了处理器速度的进一步发展.降低load-to-use延迟是提高处理器访存性能的关键,在其他条件确定的情况下,增加访存通路的带宽是降低load-to-use延迟的最有效途径,但增加带宽意味着增加访存通路的硬件逻辑复杂度,势必会增加访存通路的功耗.文中的工作立足于分析程序固有的访存特性,探索高带宽访存流水线的设计和优化空间,分析程序访存行为的规律性,并根据这些规律性给出高带宽访存流水线的低复杂度、低延迟、低功耗解决方案.文中的工作大大简化了高带宽访存流水线的设计,降低了关键路径的时延和功耗,被用于指导Godsonx处理器的访存设计.在处理器整体面积增加1.7%的情况下,将访存流水线的带宽提高了一倍,处理器的整体件能平均提高了8.6%.     

面向总线的低功耗优化方法探究

随着社会信息化水平的不断提高,信息产业的快速发展,由此带来了能源的消耗也越来越高。特别是芯片集成度越来越高,系统应用越来越复杂,这就使得功耗问题成为嵌入式系统必须面对的一个关键问题。单纯的硬件功耗优化已经不能满足要求,基于软件的功耗优化取得了很好的成效。在编译阶段,通过减少总线的翻转次数来降低系统的功耗。针对指令地址总线,结合遗传算法进行函数段的分配,结合相关的编码策略,减少总线翻转,从而降低其功耗。针对数据总线,使用蚁群算法进行指令调度,用0-1翻转编码,有效减少了其总线翻转,降低了功耗。这种基于数据总线和地址总线的优化算法,能够在特定的实验平台下通过实验验证,算法对于总线功耗的优化效率大约为25%左右。     

基于低阈值单元的高性能低功耗设计方法

在高性能IC设计中对高低两种阈值电压技术进行比较,利用低阈值电压降低动态功耗的手段实现降低总功耗的目标,并分析出了两种阈值电压低功耗设计各自适应的电路类型。首先对40nm工艺中标准单元的内部功耗、时序、尺寸进行分析。接着在相同延时下对高阈值和低阈值两种标准单元所设计的反相器链时序电路的功耗进行对比分析。最后基于Benchmark和AES两种类型电路,分别采用高阈值和低阈值进行综合,对比得出在相同时钟周期下更低功耗的设计所对应的阈值电压设计方式。结果显示,在相同的时钟频率下,对动态功耗占据总功耗比例极大的电路使用低阈值设计得到的功耗更低。同样,在动态功耗比例不是极大的电路中,当低阈值综合的slack为正时,以及当高阈值综合的slack为负、低阈值的slack为0时,用低阈值设计功耗更低;而当高阈值、低阈值综合的slack都为0时,用高阈值设计功耗更低。     

基于FPGA的生命探测仪算法研究与系统设计

给出了一种基于FPGA的生命探测信号处理系统的设计方法。从理论上研究了生命探测仪的算法及其软硬件系统。其中在FPGA软件设计中利用模块化的思想方法分别设计了FIR滤波器、异步FIFO、UART、电池监控、功能控制等功能模块。最后完成人体特征信号和体动信号的分析与提取,实现了非接触情况下生命探测与发现。相对于传统的生命探测仪,该设备具有体积小,功耗低,操作简单,携带方便等优点,特别适用于野外和战场生命探测等应用场合。     

带通采样星载AIS非相干接收机的FPGA实现

针对星载船舶自动识别系统(AIS)接收机接收信号带宽窄、多普勒频偏大,以及系统复杂度要求低的特点,在FPGA上设计了一种带通采样的AIS非相干接收机,采用两级数字下变频结构来降低FPGA处理压力,并减少逻辑资源消耗;采用数字鉴频和低通滤波的方法实现AIS信号的非相干解调。在AD9246+Xilinx xc4vlx80 FPGA的核心板上进行了AIS信号的解调测试,验证设计的正确性。该设计方案占用资源少,有利于AIS设备的小型化,并降低了硬件成本。     

基于CORDIC算法的NCO在FPGA中的实现

介绍如何利用CORDIC（Coordination Rotation Digital Computer）算法产生正余弦信号的实现过程基础上,研究并在FPGA中实现了基于流水线CORDIC算法的数控振荡器。仿真验证结果表明,该方法较之其它方法具有精度高、结构简单易于实现、节省资源且功耗低等特点,非常适合应用于高速高精度数字调制解调。     

组合电路功耗敏感性统计分析

功耗已经成为集成电路设计的一个十分重要的问题．对于一个给定的电路,其功耗是与输入密切相关的,即对于不同的输入向量集,同一电路可能会有不同的功耗．功耗敏感性定义了由于原始输入的改变而引起的功耗变化特性．文中给出了基于信号置1概率和跳变率传输特性的功耗敏感性分析方法,并详细阐述了它在无时延动态功耗估计和静态功耗估计中的应用．实验结果表明,它在保证了较好精度的条件下,大大降低了估计时间;另外,这一方法还可以应用于时延动态功耗估计、在特定向量集上的动态及静态功耗估计,并且在一定程度上为低功耗设计提供参考．     

数据均匀分布和正态分布的数据总线低功耗研究

低功耗设计已成为数字系统设计中必须考虑的问题,而总线低功耗设计是其中的重要分支。由于CMOS电路功耗的特性,降低总线上相邻两个传输数据状态的电压变化能有效降低总线功耗,降低总线翻转技术已成为降低总线功耗的重要研究领域之一,而Bus-Invert编码、ShiftInv编码是这一研究领域中的重要研究成果。以往的研究主要集中在遵从随机均匀分布的数据总线上,对该状态下的总线编码进行研究。由于总线上数据的相关性,现实中的总线数据往往服从正态分布的规律。通过对两种总线翻转编码技术的研究,得出对于服从均匀分布和正态分布的数据总线,ShiftInv编码技术降低功耗的能力均优于Bus-Invert编码技术。     

一种基于数字DAC校准的低失调动态比较器

提出一种基于二进制加权电容DAC阵列的比较器校准技术,并基于该技术65nm CMOS工艺下设计实现了一款低功耗高精度动态比较器。基于版图数据的模拟仿真结果表明,在1.2V的工作电压下,该校准技术可以将失调电压降低至0.25mV以下,功耗为0.33μW,功耗开销增大57%。     

An energy efficient FPGA partial reconfiguration based micro-architectural technique for IoT applications

Low power consumption and high computational performance are two important processor design goals for IoT applications. Achieving both design goals in one processor architecture is challenging due to their conflicting requirements. This paper introduces a reconfigurable micro-architectural level technique that allows a Reduced Instruction Set Computing (RISC) processor to support IoT applications with different performance and energy trade-off requirements. The processor can be reconfigured into either multi-cycle execution mode (low computational speed with low dynamic power consumption) or pipeline execution mode (high computational speed at the expense of high dynamic power), based on dynamic workload characteristics in IoT applications. Switching between modes is accomplished by exploiting the partial reconfiguration (PR) feature offered by the recent advancements in modern FPGAs. A RISC processor was designed based on the proposed micro-architectural level technique and implemented on FPGA as IoT sensor node. Experimental results demonstrate that the proposed technique with reconfigurable micro-architecture is able to significantly reduce the dynamic energy consumption, compared to conventional multi-cycle and pipeline only micro-architectures, while allowing better performance-energy trade-off in IoT applications.     

用于低功耗设计和测试的自适应触发器

提出一种触发器结构——自适应触发器，它可以同时降低VLSI电路的工作功耗和扫描测试时的功耗，自适应触发器监视D端和Q端的逻辑电平，当两者的逻辑电平相等时，就会自动把触发器的内部时钟停在逻辑高电平；否则，触发器要跳变时，就会自动地恢复触发器的内部时钟，在触发器的跳变率较低时，自适应触发器能有效地降低触发器的功耗，同DL—DFF和时钟门控相比，自适应触发器具有不需要附加额外电路，并能同时降低电路的工作功耗和扫描测试功耗的优点。     

新的面向低功耗聚芯片上系统可重构技术

针对聚芯SoC的结构特点,提出了一种适用于聚芯SoC的面向低功耗的可重构技术。概述了可重构技术的相关研究,提出了针对聚芯SoC中片上cache的可重构技术,并详细叙述了软硬件两种实现方法,给出了与传统方法功耗比较的实验结果。实验表明,对于Qsort程序,该方法相对传统方法可以降低35.3%的功耗,对于Dijkstra程序,该方法相对传统方法也可以降低46%的功耗。     

面向多级逻辑的低功耗有限状态机状态分配

状态分配在低功耗有限状态机设计中已经被证明是很有效的方法.该文针对有限状态机多级组合逻辑实现提出了一个新的成本函数,并利用整体退火遗传算法来进行状态码的搜索,通过减少电路的开关活动性和组合逻辑部分的面积来达到功耗的降低.对25个有限状态机标准测试电路进行面积和功耗的测试表明:与已发表的针对面积和功耗优化的算法相比,该文所提出的算法不但在功耗降低上具有较大的改进,在面积改善上也具有一定的优势.     

一种消除无效操作降低ASIC功耗的设计技术

低功耗设计是当前ASIC研究的热点。本文提出了一种简单的功耗估算模型，针对流水线结构设计了一种工作标志控制单相和双相时钟的机制，消除无效操作以降低ASIC的功耗，并讨论了异步流水线设计的有关问题。