基于测量的时延故障诊断

与时延测试相比,时延故障诊断需要更精确的故障模型。该文提出了采用精确测量的时延模型和时延故障模型。在这种模型下,利用电路通路图的原理,得到与被测电路的拓扑结构有关的一个精简测试集。测试集的大小与电路的大小保持线性增长关系;其中的每一个测试对应于一条通路的单跳变敏化向量,将测试集中的单跳变敏化向量送入被测电路,可以用测试仪测量相应通路的延时,得到电路关于此测试集的时延故障症候。该文对时延故障症候提供     

多值Boole过程

采用文献[1]中定义的扩展Allen-Givone代数概念将Boo1e过程沦扩充，提出了多值Boo1e过程的概念及其运算，为精确统一描述多值逻辑电路的逻辑功能和定时行为提供了一种解析途径。提出基于Allen-Givone代数的带状波形概念，用实值的加、减、乘、除运算为电路的异步特性提出了解析化的理论基础。这种数学分析与离散数学相结合的途径能相对精确地描述电路的时滞模型。在多值逻辑电路设计自动化技术的测试、模拟、综合等领域中，这种方法有它的应用前景。     

深亚微米工艺下逻辑功效法延时估算的改进

逻辑功效法延时估算是由Sutherland I E提出的，可以在设计初期快速估算逻辑门和逻辑电路的延时，减小逻辑电路设计的难度。但是，随着深亚微米CMOS工艺的普及，短沟道效应开始影响经典逻辑功效法的正确性。为了提高逻辑功效法估算精度，提出一种考虑速度饱和效应的改进方法,该方法主要分两步：首先，考虑反相器PMOS与NMOS宽之比，精确估算反相器的延时，并归一化；然后，基于反相器的延时和速度饱和的影响，估算逻辑门的延时。仿真模型采用了美国亚利桑那州立大学的PTM 32nm、65nm、90nm和130nm的模型，45nm采用了北卡罗来纳州立大学的FreePDK的模型，结合hspice仿真。经实验数据对比，该方法对与非门延时的估算精度提高约10%。     

基于布尔矩阵的初等行变换的知识约简算法

给出了布尔矩阵的初等行变换定义，建立了线性逻辑方程组形式的属性约简模型，用布尔矩阵的初等行变换把系数矩阵化为最简矩阵，给出了用系数矩阵和最简矩阵判定绝对必要属性、相对必要属性和绝对不必要属性的三个充分必要条件，并由此提出了一种知识约简的快速算法。     

门电路延时查找表的凸平滑算法

门电路延时参数的查找表在电路逻辑综合及静态时序分析中均有重要应用。其精度及数学上的凸特性和平滑程度对电路最终的设计结果有较大的影响。基于绝大多数门电路延时模型的实际特性,提出了一种在给定查找表的基础上进行凸平滑的算法。该算法使用了计算机辅助几何设计中的张量积B样条技术,并通过调整样条系数使平滑后得到的延时模型为凸函数。为了使新延时模型的构造快速且准确,样条系数的求解过程被描述为一个半定规划问题,因此得到的新模型具有全局最小的拟合误差。最后以标准单元库门电路通过SPICE仿真得到的查找表数据为实例,并与其他方法进行对照,验证了该方法的有效性和精度。     

具有部分并发行为系统的分析

由于自由机模型本身的局限，传统的基于形式语言和自动机的离散事件系统监控理论（RW理论）很难描述系统中的并发行为，因此本文用一标识有向图作为离散事件系统的模型，通过定义字符元素构成的矩阵之间的一种运算等办法系统的逻辑行为进行了较为深入的分析，最后给出了算例。     

代数规范与对象行为约束

本文研究建立了代数规范和时序逻辑规范的不同语义模型之间的关联,在结构偏代数上解释时序模态词,从而可以利用时序逻辑工具讨论由代数规范所定义的抽象对象的动态行为特征.     

基于粒计算的Rough集模型

上近似、下近似是Rough集的基本定义,它使我们能够用精确的集合讨论不精确的概念,Rough集利用可计算的边界域实现了G.Frege的边界思想.然而,Rough集本身的代数定义和其他各种扩展模型并没有提供简单直观的计算边界元素数目的算法.在二进制粒计算的基础上,通过定义粒矩阵和粒矩阵运算,建立了基于粒计算的知识表示方法和基于粒计算的Rough集模型,据此可以获得Rough集基本概念的粒矩阵表示和粒矩阵快速计算方法,为建立基于粒计算的知识发现算法提供了理论基础.举例证明了Rough包含与Rough相等的隶属度函数定义并非充要条件.同时给出了基于粒计算的Rough包含与Rough相等的充要条件.     

考虑多输入同时翻转的晶体管级时序分析技术

为了克服现有延时模型所遇到的困难,本文对静态时序分析中通过晶体管级电路模拟来计算门延时的方法进行了研究,该技术的关键是延时测试波形的自动生成。文中分析了多输入同时翻转对最大门延时的影响,提出了一种可以用于测试波形生成的多输入同时翻转模型。基于该模型,提出了互补CMOS电路和传输管电路延时测试波形的生成算法。将模拟计算门延时的方法与晶体管级电路的功能模型提取技术结合在一起,实现了一个晶体管级电路的静态时序分析工具-SpiceTime。实验结果表明,SpiceTime的分析结果均大于HSPICE的模拟结果,而且误差不超过2．7％。Spice-Time的分析时间与电路大小成线性关系,单个门的平均分析时间约为0．3秒。实验结果表明,如果使用单信号翻转模型,最大延时最多可以被低估4．8％。     

行为时序逻辑与自反线性时序逻辑的关系

为了能够将哲学逻辑中的公理系统运用到行为时序逻辑的研究中。对行为时序逻辑公式的语义进行形式化定义．从语义和语法两方面研究行为时序逻辑公理系统和具有自反性质的线性时序逻辑公理系统之间的联系．提出并证明行为时序逻辑公式转换为自反线性时序逻辑公式的定理。按照集合论和模型论的思想,定义行为时序逻辑中项和行为时序逻辑原子公式的概念。定义Lesilie Lamport所提出的行为时序逻辑公式的语义。证明自反线性时序逻辑公理系统适用于行为时序逻辑公理系统．以此为基础证明行为时序逻辑的简单规则、基本规则和附加规则。     

An analytical delay model

Delay consideration has been a major issue in design and test of high performance digital circuits.The assumption of input signal change occurring only when all internal nodes are stable restricts the increas of clock frequency.It is no longer true for wave pipelining circuits.However,previous logical delay models are based on the assumption.In addition,the stable time of a robust delay test generally depends on the longest sensitizable path delay.Thus,a new delay model is desirable.This paper explores th necessity first.Then,Boolean process to analytically describe the logical and timing behavior of a digital circuit is reviewed.The concept of sensitization is redefined precisely in this paper.Based on the new concept of sensitization,an analytical delay model is introduced.As a result,many untestable delay faults under the logical delay model can be tested if the output waveforms can be sampled at more time points.The longest sensitizable path length is computed for circuit design and delay test.     

布尔过程在通路敏化中的应用

对高性能数字电路来说，定时的研究与分析是非常重要的，新近提出的布尔过程是定时分析的有效的理论工具，它将电路的逻辑关系和定时关系统一地表示在一个表达式中。本文首先介绍布尔过程的基本概念，然后利用此方法对任意输入模式下的通路敏化问题并行讨论－－重新定义通路敏化的概念，并通过一个例子说明几种主要的敏化定义之间的不同，给出并证明判定通路敏化的充要条件，文章最后提出计算敏化通路的原始输入波形的算法，并给以证     

Path Sensitization

For different delay models,the concept of sensitization can be very different.Traditonal concepts of sensitization cannot precisely describe circuit behavior when the input vectors change very fast.Using Boolean process aporoach,this paper presents a new definition of sensitization for arbitrary input waveforms.By this new concept it is found that if the inputs of a combinational circuit can change at any time,and each gate‘s delay varies within an interval (bounded gate delay model),then every path,which is not necessarily a single topological path,is sensitizable.From the experimental results it can be seen that,all nonsensitizable paths for traditional concepts actually can propagate transitions along them for some input waveforms.However,specified time between input transitions(STBIT) and minimum permissible pulse width(ε）are two major factors to make some paths non-sensitizable.     

带时间参数布尔函数的符号表示及其在计算电路时间延迟中的应用

本文提出了一种形式表示带时间参数布尔函数（Ｔｉｍｅｄ Ｂｏｏｌｅａｎ Ｆｕｎｃｔｉｎｏ或ＴＢＦ）的新方法－－－带时间参数的二叉判定图（Ｔｉｍｅｄ Ｂｉｎａｒｙ Ｄｅｃｉｓｉｏｎ Ｄｉａｇｒａｍ或ＴＢＤＤ），并将其应用于电路时间延迟的准确计算。ＴＢＤＤ是传统而尔函数的符号表示－－－有序二叉判定图（ＯＢＤＤ）的扩展，可以统一地描述电路的逻辑功能和时间特征。由于采用了有效的压缩和节点共享策略，在典型的应     

考虑时延偏差的数字电路时延测试综述

先进集成电路工艺下,时延测试是数字电路测试的一项重要内容。各种时延偏差来源如小时延缺陷、工艺偏差、 串扰、电源噪声、老化效应等,影响着电路的额定时钟频率,是时延测试中需要考虑的因素。文章在介绍电路时延偏差 问题的各种来源的基础上,给出了针对不同的时延偏差问题所涉及的分析、建模、测试生成与电路设计等关键技术。进 一步介绍了中国科学院计算技术研究所近年来在考虑时延偏差的数字电路时延测试方面所做的研究工作,包括：考虑串 扰/电源噪声的时延测试、基于统计定时分析的测试通路选择、片上时延测量、超速测试、测试优化、在线时序检测等方 面。文章最后对数字电路时延测试技术的发展趋势进行了总结。     

面向串扰时延效应的时序分析方法及在集成电路测试中的应用

随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路时序的影响越来越大,并可能使得电路在运行时失效.准确和快速地估计电路中的串扰效应影响,找到电路中潜在的串扰时延故障目标,并针对这些故障进行测试是非常必要的.文中提出了一种基于通路的考虑多串扰引起的时延效应的静态时序分析方法,该方法通过同时考虑临界通路及为其所有相关侵略线传播信号的子通路来分析多串扰耦合效应.该方法引入了新的数据结构"跳变图"来记录所有可能的信号跳变时间,能够精确地找到潜在的串扰噪声源,并在考虑串扰时延的情况下有效找到临界通路及引起其最大串扰减速效应的侵略子通路集.这种方法可以通过控制跳变图中时间槽的大小来平衡计算精度和运行时间.最后,文中介绍了在基于精确源串扰通路时延故障模型的测试技术中,该静态时序分析方法在耦合线对选择和故障敏化中的应用.针对ISCAS89电路的实验结果显示,文中提出的技术能够适应于大电路的串扰效应分析和测试,并且具有可接受的运行时间.     

基于优先性的延迟噪声故障分析方法*

为了减少互连串扰噪声对电路性能的影响,提出一种top-k延迟噪声故障分析方法。通过逻辑分析方法有效地修剪受扰线和干扰线组合的分析空间,利用时序窗口计算受扰线和干扰线之间的虚假延迟噪声故障的发生概率,找到实际电路中最有可能引起虚假延迟噪声故障的top-k条干扰线。本方法能够在规定时间内消除尽可能多的虚假噪声,从而提高了串扰噪声影响下时序分析的精确度。     

EDOA: an efficient delay optimization approach for mixed-polarity Reed-Muller logic circuits under the unit delay model

Delay optimization has recently attracted significant attention. However, few studies have focused on the delay optimization of mixed-polarity Reed-Muller (MPRM) logic circuits. In this paper, we propose an efficient delay optimization approach (EDOA) for MPRM logic circuits under the unit delay model, which can derive an optimal MPRM logic circuit with minimum delay. First, the simplest MPRM expression with the fewest number of product terms is obtained using a novel Reed-Muller expression simplification approach (RMESA) considering don’t-care terms. Second, a minimum delay decomposition approach based on a Huffman tree construction algorithm is utilized on the simplestMPRM expression. Experimental results on MCNC benchmark circuits demonstrate that compared to the Berkeley SIS 1.2 and ABC, the EDOA can significantly reduce delay for most circuits. Furthermore, for a few circuits, while reducing delay, the EDOA incurs an area penalty.     

An Efficient Technique to Reverse Engineer Minterm Protection Based Camouflaged Circuit

Integrated circuit (IC) camouflaging technique has been applied as a countermeasure against reverse engineering (RE). However, its effectiveness is threatened by a boolean satisfiability (SAT) based de-camouflaging attack, which is able to restore the camouflaged circuit within only minutes. As a defense to the SAT-based de-camouflaging attack, a brand new camouflaging strategy (called CamoPerturb) has been proposed recently, which perturbs one minterm by changing one gate’s functionality and then restores the perturbed circuit with a separated camouflaged block, achieving good resistance against the SAT-based attack. In this paper, we analyze the security vulnerabilities of CamoPerturb by illustrating the mechanism of minterm perturbation induced by gate replacement, then propose an attack to restore the changed gate’s functionality, and recover the camouflaged circuit. The attack algorithm is facilitated by sensitization and implication principles in automatic test pattern generation (ATPG) techniques. Experimental results demonstrate that our method is able to restore the camouflaged circuits with very little time consumption.