用KrF准分子激光移相光刻研制深亚微米栅长InP／In0.75Ga0.25As／InP HEMT

设计了一种新的ＩｎＰ／Ｉｎ０．７５Ｇａ０．２５Ａｓ／ＩｎＰ器件结构，其特点在于采用ＩｎＰ衬底，高Ｘ值的ＩｎｘｇＡ１－ｘＡｓ沟道，选用ＩｎＰ作为势垒层，从而避免了用含Ａｌ势垒层有可能引起的ＤＸ中心对器件性能的不利影响。在器件工艺实验方面，提出将ＫｒＦ准分子激光无铬移相光刻应用于栅图形加工，设计，组装了一套实验系统，可重复可靠地得到剖面陡直的０．３－０．３５μｍ胶阴线条，这一工艺技术完全与现有器件工艺     

一种能够抑制部分耗尽SOI nMOSFET浮体效应的新型Schottkty体接触结构的模拟

提出了一种新型的Schottky体接触结构 ,能够有效抑制部分耗尽SOInMOSFET的浮体效应 .这种结构可以通过在源区形成一个浅的n+ p结和二次侧墙 ,然后生长厚的硅化物以穿透这个浅结的方法来实现 .模拟结果表明这种结构能够成功抑制SOInMOSFET中存在的反常亚阈值斜率和kink效应 ,漏端击穿电压也有显著提高 .这种抑制浮体效应的方法不增加器件面积 ,而且与体硅MOSFET工艺完全兼容 .     

Si~ 注入GaAs快速退火中的P~ 共注入

本文报导了用卤素灯作加热源的快速退火系统研究Si~ 注入高纯SI-GaAs的快速退火特性,得到了良好的注入激活层,发现P~ 共注入可改善Si~ 注入层的质量,得到了4600～4700cm~2/V·s的迁移率和75～85％的激活率,这一结果优于没有P~ 共注入的情况。PLTS测试显示深能级的浓度有所降低,数量有所减少。我们认为磷原子占据砷空位使得激活率和平均霍尔迁移率提高。用这种退火方法制成了6GHz下输出功率为0.5W,相关增益为3.5dB的功率MESFET。     

改善硅基螺旋电感品质因数的厚铝膜干法刻蚀

提出了一种用于改善硅基螺旋电感品质因数的厚铝膜干法刻蚀技术;这种技术利用氧化硅和光刻胶双层复合掩模来掩蔽厚铝的干法刻蚀,完全兼容于CMOS工艺;应用于双层铝布线,实现了最大厚度达到6μm的顶层铝,显著地减小了螺旋电感的串联电阻,提高了品质因数;该技术同高阻SOI衬底技术相结合,制造的10nH螺旋电感的最大品质因数达到8.6。     

MOCVD生长的SiC衬底高迁移率GaN沟道层AlGaN/AlN/GaN HEMT结构

用MOCVD技术在高阻6H-SiC衬底上研制出了具有高迁移率GaN沟道层的AlGaN/AlN/GaN高电子迁移率晶体管(HEMT)结构材料,其室温和80K时二维电子气迁移率分别为1944和11588cm2/(V·s),相应二维电子气浓度为1.03×1013cm-2;三晶X射线衍射和原子力显微镜分析表明该材料具有良好的晶体质量和表面形貌,10μm×10μm样品的表面粗糙度为0.27nm.用此材料研制出了栅长为0.8μm,栅宽为1.2mm的HEMT器件,最大漏极饱和电流密度和非本征跨导分别为957mA/mm和267mS/mm.     

具有应变沟道及EOT 1.2nm高性能栅长22nm CMOS器件

深入研究了亚30nm CMOS关键工艺技术,特别是提出了一种新的低成本的提高空穴迁移率的技术--Ge预非晶化S/D延伸区诱生沟道应变技术,它使栅长90nm pMOS空穴有效迁移率在0.6MV/cm电场下提高32%.而且空穴有效迁移率的改善,随器件特征尺寸缩小而增强.利用零阶劳厄线衍射的大角度会聚束电子衍射分析表明,在沟道区相应的压应变为-3.6%.在集成技术优化的基础上,研制成功了高性能栅长22nm应变沟道CMOS器件及栅长27nm CMOS 32分频器电路(其中分别嵌入了57级/201级环形振荡器),EOT为1.2nm,具有Ni自对准硅化物.     

MOCVD生长的SiC衬底高迁移率GaN沟道层AlGaN/AlN/GaN HEMT结构

用MOCVD技术在高阻6H-SiC衬底上研制出了具有高迁移率GaN沟道层的AlGaN/AlN/GaN高电子迁移率晶体管(HEMT)结构材料,其室温和80K时二维电子气迁移率分别为1944和11588cm2/(V·s),相应二维电子气浓度为1.03×1013cm-2;三晶X射线衍射和原子力显微镜分析表明该材料具有良好的晶体质量和表面形貌,10μm×10μm样品的表面粗糙度为0.27nm.用此材料研制出了栅长为0.8μm,栅宽为1.2mm的HEMT器件,最大漏极饱和电流密度和非本征跨导分别为957mA/mm和267mS/mm.     

一种抑制选通器耐受性退化的两步写入方法

为了抑制选通-阻变(1S1R)交叉结构阵列在写操作过程中存在的选通器耐受性退化,对施加不同脉冲幅值和宽度的写入电压时HfO2/Ag纳米点阈值开关选通器件的耐受性退化情况进行了测试和分子动力学模拟.结果 表明,随着写入电压幅值和脉冲宽度的增加,选通器耐受性下降.基于此结果,提出一种将选通器开启过程和阻变存储器写过程分开操作的1S1R阵列两步写入方法来降低写过程中选通器上的分压,抑制选通器耐受性的退化.仿真和测试结果表明,相较于一步写操作方法,采用两步写入方法后,选通器件耐受性提高了一个数量级.此外,采用两步写入方法后,阵列能耗可降低58％以上,有利于大规模阵列的应用.     

高性能70nm CMOS器件

首次在国内成功地制作了栅长为70nm的高性能CMOS器件。为了抑制70nm器件的短沟道效应同时提高它的驱动能力,采用了一些新的关键工艺技术,包括3nm的氮化栅氧化介质,多晶硅双栅电极,采用重离子注入的超阱倒掺杂沟道剖面,锗预无定形注入加低能注入形成的超浅源漏延伸区,以及锗预无定形注入加特殊清洗处理制备薄的、低阻自对准硅化物等。CMOS器件的最短的栅长（即多晶硅栅条宽度）只有70nm,其NMOS的阈值电压、跨导和关态电流分别为0.28V、490mS/m和0.08nA/um;而PMOS阈值电压、跨导和有关电流分别为-0.3V、340mS/mm和0.2nA/um。并研制成功了100nm栅长的CMOS57级环形振荡器,其在1.5V、2V和3V电源电压下的延迟分别为23.5ps/级、17.5ps/级和12.5ps/级。