评价IC芯片质量与可靠性的关键技术研究

对CPK、SPC和PPM三项评价IC芯片质量和可靠性的关键技术进行了研究.使用这三项技术,实际评价了芯片制造工艺中的氧化工艺.实践证明,这三项技术在工艺生产能力评估、工艺过程控制和失效分析等方面具有广阔的应用前景,特别是在工艺过程中对特殊工艺的评估.     

一种43 GHz超高带宽线性驱动电路设计

基于0.13μm SiGe BiCMOS工艺,设计了一种线性驱动电路。该电路具有高速和大摆幅的优势,能线性驱动行波马赫-曾德尔调制器(TW-MZM),可满足光通信系统100 Gbit/s单通道的应用需求。驱动电路包括连续时间线性均衡(CTLE)电路、可变增益放大(VGA)电路和基于Cascode结构改进优化的输出级电路,实现了增益可调,且避免发生由较大输出摆幅导致的晶体管击穿。仿真结果表明,电路的-3 dB带宽为43 GHz,其增益在15～25 dB内可调。在56 Gbaud NRZ/PAM4的输入信号下,测得的眼图形状良好,差分输出摆幅峰-峰值达4 V,电路整体功耗为1.02 W,面积为0.33 mm²。     

基于退化数据的厚膜电阻可靠性评估

设计了厚膜电阻的高温贮存试验,以评估厚膜电阻的可靠性。基于阻值的退化数据,采用线性退化模型描述厚膜电阻的退化过程,结果表明,厚膜电阻伪寿命分布满足对数正态分布规律。结合Arrhenius模型推算得出,厚膜电阻在室温下的寿命约为17.8年。分析了厚膜电阻的失效机理,完成了厚膜电阻在温度应力下的可靠性评估。     

评价功率VDMOS器件SEB效应的畸变NPN模型

构建了一个半径为0.05μm的圆柱体,用于模拟单粒子辐射功率VDMOS器件的粒子径迹,且圆柱体内新生电子和新生空穴的数目沿圆柱体的半径方向呈高斯分布。考虑到功率VDMOS器件的SEB效应与寄生NPN具有直接关系,提出了一种畸变NPN模型,并通过合理假设,推导出功率VDMOS器件在单粒子辐射下安全漏源偏置电压的解析式。结果表明,使用解析式计算得到的SEB阈值与TCAD仿真结果吻合较好。该模型可被广泛用于功率VDMOS器件SEB效应的分析和评价,为抗辐射功率VDMOS器件的选型及评价提供了一种简单和廉价的方法。     

一种新的抗总剂量辐射加固P沟道VDMOS终端结构

Using positive surface charge instead of traditional γ-ray total dose irradiation, the electric field distribution of a P-channel VDMOS terminal has been analyzed. A novel terminal structure for improving the total dose irradiation hardened of P-channel VDMOS has been proposed, and the structure is simulated and demonstrated with a -150 V P-channel VDMOS. The results show that the peak current density is reduced from 5.51 × 10^3 A/cm^2 to 2.01 × 10^3 A/cm^2, and the changed value of the breakdown voltage is 2.5 V at 500 krad（Si）. Especially, using 60Co and X-ray to validate the results, which strictly match with the simulated values, there is not any added mask or process to fabricate the novel structure, of which the process is compatible with common P-channel VDMOS processes. The novel terminal structure can be widely used in total irradiation hardened P-channel VDMOS design and fabrication, which holds a great potential application in the space irradiation environment.     

采用混合晶向实现PMOSFET迁移率提升了150%

本文提出了一种基于混合晶向硅材料的高性能PMOSFET 器件。采用硅玻键合、化学机械抛光、硅刻蚀和非选择性外延等方法,成功制作了集成有（100）和（110）晶向的混合晶向硅片。基于这种混合晶向材料,成功研制了沟道宽长比为50：8 的PMOSFET器件,器件测试结果表明：制作在（110）晶向上的PMOSFET 器件在低场条件下,电流驱动能力提高了50.7%,最大迁移率增加了150%,是当前见于报道的PMOSFET迁移率提升指标较高的一颗器件。     

基于SiGe虚拟衬底的低场迁移率提升140%的应变Si沟道NMOS器件 Cui Wei(崔伟)1,2,Tang Zhaohuan(唐昭焕)2, Tan Kaizhou(谭开洲)2, Zhang Jing(张静)2,

本文研究了一种应变SiGe沟道的NMOS器件,通过调整硅帽层、SiGe缓冲层,沟道掺杂和Ge组分变化,并采用变能量硼注入形成P阱的方式,成功完成了应变NMOS器件的制作。测试结果表明应变的NMOS器件在低场(Vgs=3.5V, Vds=0.5V)条件下,迁移率极值提升了140%,而PMOS器件性能保持不变。文中对硅基应变增强机理进行了分析。并利用此NMOS器件研制了一款CMOS倒向器,倒向器特性良好, 没有漏电,高低电平转换正常。     

Design and application of a depletion-mode NJFET in a high-voltage BiCMOS process

A novel depletion-mode NJFET compatible high-voltage BiCMOS process is proposed and experimentally demonstrated with a four-branch 12-bit DAC(digital-to-analog converter).With this process,an NJFET with a pinch-off voltage ofabout-1.5 V and a breakdown voltage of about 16 V,an NLDDMOS(N-type lightly-dosed-drain in MOS) with a turn-on voltage of about 1.0 V and a breakdown voltage of about 35 V,and a Zener diode with a reverse voltage of about 5.6 V were obtained.Measurement results showed that the conver...     

基于多晶外基区及SIC技术的高速NPN管设计

提出了一种先进的双多晶硅非自对准NPN管的器件结构,并实际用于一种高性能NPN管的研制.该器件结构主要通过多晶外基区减小基区电阻和基区结面积,以及使用SIC技术减小集电极电阻的方式,极大地提升了NPN管的特征频率.通过实际工艺流片验证,实现了BVCEO=5.6 V、fT=13.5 GHz的高速NPN管.该器件结构较双多晶自对准器件结构易于加工,可以广泛用于其他高速互补双极器件的研制.     

双层铝互连倒梯形通孔刻蚀技术研究

针对双层布线中二铝在通孔处台阶覆盖率低的问题,通过优化光刻胶膜的厚度、硬烘温度,以及调整刻蚀气体流量、腔室压力及极板功率,开发出坡度为62.5°的倒梯形通孔;二铝在通孔处的台阶覆盖率大于90%。将该技术用于D/A转换器的研制,成品率得到明显提高。