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给出了一种新的高速动态有比cMOS D触发器的设计.在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构.经HSPICE模拟,在0.8μmCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路. 相似文献
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国外CMOS ADC研发动态 总被引:4,自引:0,他引:4
模拟CMOS技术发展动态今天的数字CMOS技术进入了0.25~0.18μm的阶段,与此同时,模拟CMOS技术开始从0.35μm向0.25μm过渡。预计在2000年底,模拟CMOS技术将转移到0.25μm。沟道长度缩短将带来速度、功耗和成本方面的优势。因此为了在竞争中取胜,各厂商都在努力采用最精细的CMOS设计与制造技术。模拟电路权威人士几年前关于CMOS模拟电路沟道长度下限的“理论”早已被突破。目前各厂商的模拟电路CMOSI艺集中在0.65μm~025Pm的范围内。但尺寸变小使信号幅度变小而降低了信噪比,因而能否保持或提高原有的动态范围,将是竞… 相似文献
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日立制作所成功地研制了具有高速存取功能的静态列式256k CMOS动态RAM,从1985年4月起推出试制原样;这种存贮器以静态列方式工作,如果对某一单元进行存取,那么对于含有该存贮单元的行里的其他单元来说可以像高速静态RAM那样进行取数;普通类型的256k DRAM的取数时间为100ns,而这种静态列式的256k DRAM快达50ns;为了达到高速,芯片上的外围电路使用了CMOS静态电路;这种256k DRAM适合用作清晰度很高的CRT图象存储器或高速计算机中的主存贮器。 相似文献
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基于65 nm CMOS工艺,设计了一种高速低功耗二分搜索算法(Binary-Search)模数转换器(ADC)。与传统Binary-Search结构相比,该ADC的比较器采用两级动态前置放大器和一级动态闩锁器组合构成,减小了静态电流,得到极低的功耗;失调电压降低到不会引起判决误差,省去了外接的数字校准模块。因此,芯片面积减小,避免了校准模块拖慢比较器的工作速度。后仿结果表明,当采样频率为1 GHz时,该Binary-Search ADC的有效位达4.59 bit,功耗仅1.57 mW。 相似文献
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提出了一种梯度自适应的宽动态CMOS图像传感器像素结构。该像素结构采用多路分流设计,改变了3T-APS图像传感器的单线性响应率;根据不同的光照强度自适应调整响应率,在低照度时具有较大的响应率,在高照度时具有较小的响应率,从而增大了像素的动态范围。该像素结构简单,无需额外复杂的控制电路即可实现对光照强度的自适应梯度响应。基于0.18 μm 1P4M SMIC工艺,采用SILVACO TCAD仿真软件进行电路设计和仿真。结果表明,该CMOS图像传感器像素结构电路的动态范围可达到112.36 dB。 相似文献
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提出了一种适用于高速、单级低分辨率流水线结构ADC的全差分动态比较器.由于采用了电流源耦合和差分对输入结构,比较器的翻转阈值电压可以设计为任意值.与传统的比较器相比,该比较器较好地兼顾了面积、功耗以及速度等方面,在这些方面有了较大的改进.该比较器在0.35μm CMOS工艺下完成流片,面积为30μm×70μm.仿真和测试结果表明,该比较器可以在2Vpp的输入信号和1GHz的时钟频率下工作,在3.3V的电源电压下,功耗仅为181μW.速度/功耗比达到了5524GS/J. 相似文献
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提出了一种适用于高速、单级低分辨率流水线结构ADC的全差分动态比较器.由于采用了电流源耦合和差分对输入结构,比较器的翻转阈值电压可以设计为任意值.与传统的比较器相比,该比较器较好地兼顾了面积、功耗以及速度等方面,在这些方面有了较大的改进.该比较器在0.35μm CMOS工艺下完成流片,面积为30μm×70μm.仿真和测试结果表明,该比较器可以在2Vpp的输入信号和1GHz的时钟频率下工作,在3.3V的电源电压下,功耗仅为181μW.速度/功耗比达到了5524GS/J. 相似文献
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介绍了一种低功耗、中等速度、中等精度的改进逐次逼近ADC,用于DSP的外围接口中。其中DAC采用分段电容阵列结构,节省了芯片面积,其高三位使用了动态元件匹配技术,改善了ADC的性能。比较器采用四级预放大器和Latch串联构成,并且使用了失调校准技术。数字电路采用全定制设计,辅助模拟电路完成逐次逼近过程,并且能够使ADC进入省电模式。芯片使用UMC0.18μm混合信号CMOS工艺制造,版图面积2.2mm×1.5mm。后仿真结果显示,ADC可以在1.8V电压下达到12bit精度,速度1MS/s,整个芯片的功耗为2.6mW。 相似文献
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CMOS器件结构会引起闩锁效应,国内外目前有相关标准来检测集成电路的抗闩锁能力,但大部分集成电路的闩锁试验都是在电路静态工作下进行试验。该论文根据相关试验标准,结合典型集成电路动态工作情况,研究集成电路的动态闩锁能力。 相似文献
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采用预先放大信号及触发器对信号锁存处理的设计理念,提出了一种新型的高精度低功耗动态比较器的设计方法。与传统比较器相比,该比较器采用了一种动态结构作为输出缓冲级,使得整个电路都是在时钟控制下工作,有效降低电路功耗,以达到高精度低功耗的效果。在CSMC 0.35 m标准CMOS工艺模型下,使用HSPICE仿真器对电路进行仿真模拟。在VCC=5V,T=25℃,100 MHz的时钟频率下,比较器精度达0.2m V,功耗仅1.2m W。 相似文献