SM3哈希算法的硬件实现与研究

随着信息社会的进一步发展,哈希算法作为保护信息完整性的重要密码算法,它的应用越来越广泛。美国NIST组织已经顺利完成了哈希算法标准SHA0,SHA1和SHA2的征集工作,并且SHA-3的征集工作将于2012年结束。SM3作为国内商业应用中的国家标准哈希算法,于2010年12月公开。本文在硬件平台FPGA上实现了高吞吐率的SM3,经过优化处理SM3在Xilinxv5平台上的吞吐率可以达到1．5Gbps左右,并且就SM3在FPGA上的效率和SHA1,SHA2以及SHA-3的候选算法BLAKE在FPGA平台上的效率做了比较和分析。     

基于局部碰撞算法的SHA-1改进算法设计与研究

SHA-1是一种哈希函数,它被广泛使用在电子商务这样的现代安全领域,特别是应用于数据加密通信、数字签名。很多的密码协议、标准中都包括了SHA-1算法,如著名的SSL、IPsec和PKCS。本文通过深入分析SHA-1算法及碰撞算法原理,找出SHA-1算法内部碰撞的原因,对算法中逻辑函数和压缩函数进行改进设计,得到基于局部碰撞算法的SHA-1改进算法。     

可重构计算平台上SHA系列函数的优化实现

针对当前哈希函数算法标准和应用需求不同的现状,以及同一系统对安全性可能有着不同的要求,采用可重构的设计思想,在对SHA-1、SHA-256、SHA-512三种哈希函数的不同特征进行深入分析的基础上,总结归纳出统一的处理模型。根据不同的要求,每一种SHA(SHA-1、SHA-256、SHA-512)系列哈希函数都可以单独灵活地执行。使用流水线,并在关键路径进行加法器的优化,提高了算法的吞吐率。并且使用效能比的概念,与M3服务器对比,可重构平台的效能比比通用服务器高很多。     

一类SHA-x改进杂凑算法的设计及分析

在SHA-1和SHA-2标准算法的基础上,提出一类SHA-x改进杂凑算法的设计。该算法重新设计了杂凑函数Hash值的生成方法,将输出消息摘要的长度从SHA-1的160bit提高到192bit,同时保留了SHA-1模2^32加法的计算特性,以保证整个算法的加密速度。安全性分析表明,新设计的杂凑算法在不过分减慢加密速度的前提下,具有较SHA-1更好的抗攻击能力。     

基于AES算法和SHA-512设计数据加密系统

随着信息化建设的推进，大数据正在成为信息时代的核心战略资源，由此带来的信息安全问题也日益突出。近年来，数据泄漏、数据窃听等安全事件层出不穷，为提高数据在传输过程的保密性和完整性，本文基于对AES算法和SHA-512算法的研究，设计数据加密系统，实现数据在传输过程中的保密性和完整性保护，提高数据传输的安全性。     

SM3算法界面设计及安全性分析

Hash（杂凑）函数是密码学的一个重要分支,广泛应用于消息认证、数据完整性、数字签名等领域。但是随着密码技术的不断发展,特别是王小云教授在2005年美密会上公布了MD5、SHA-1的碰撞实例,证明MD5和SHA-1不安全的。2010年中国国家密码管理局公布了中国商用密码杂凑算法标准-SM3密码杂凑算法,广泛应用于电子认证服务系统。用MATLAB编写出SM3算法程序,并用GUI设计算法界面,界面对于任何输入消息均产生一个杂凑值,并计算所耗时间。实验表明本算法速度快且准确。最后对SM3算法主要攻击方法做了归纳并得出结论：目前SM3算法是安全的。     

用于分组加密和认证的VLIW DSP

设计一款6发射超长指令字(VLIW)数字信号处理器(DSP),用于实现分组加密和认证.DSP中设计了面向常用算法:数据加密标准DES、高级加密标准AES和国际数据加密算法IDEA的专用指令,可以显著提高DSP的吞吐率.在设计完成的硬件上,使用汇编语言实现了DES、AES、IDEA、安全哈希算法SHA 1和消息算法MD5,吞吐率均达到480Mbps以上.DSP在TSMC 65nm工艺下,工作频率达到310MHz,面积19.7万门.     

基于LUT的高速低硬件开销SHA-3算法设计

通过对SHA-3算法和查找表(Look-Up-Table,LUT)方法的研究,提出一种高速低硬件开销SHA-3算法设计方案。首先,该方案利用状态机实现SHA-3算法核心置换函数的轮运算,并结合LUT方法处理每轮运算的数据交换和数据存储;然后,采用硬件模块并行处理和存储单元共用的方式,提高SHA-3算法的速度、降低硬件开销。最后,在SMIC 65nm CMOS工艺下设计SHA-3算法,DC综合后电路面积为65 833μm~2,在1.2V电压下最高工作频率可达到150MHz,功耗为2.5mW。     

SHA-1算法在JAVA消息摘要中的应用

在网络飞速发展的今天,信息安全已经变得越来越重要,信息认证是验证收到信息来源和内容的基本技术。常用的信息验证码是使用单向散列函数生成验证码,安全散列算法SHA-1使用在因特网协议安全性(IPSec)标准中。本程序探讨SHA-1算法在Java程序设计消息摘要中的应用。     

基于大数据的SHA-1算法的适应性研究

安全哈希算法(Secure Hash Algorithm)诞生之初便作为优秀的签名算法得到安全界的重视,其中SHA-1更是因为其安全性和高效性被全球各个领域普遍采用。但是面对海量的待签信息,传统的算法将不再胜任。该文着力于基于大数据的SHA-1算法研究,通过改造散列计算步骤,提出分布式云计算模型,最终减少算法的空间复杂度提高计算效率。     

嵌入式环境下HASH算法的效率分析

在WinCE嵌入式系统环境下对各种HASH系列算法(MD2、MD4、MD5、SHA-1、SHA-256)进行了效率测试和分析.在大量的对比和对照后,得出了不同平台下不同实现方法的HASH程序效率,为在嵌入式环境尤其是Wince系统下HASH算法的实现和应用提供了很实用且可参照的测试方法和数据.     

一种基于FPGA的可重构密码芯片的设计与实现

介绍了SHA-1、SHA224及SHA256三种安全杂凑算法的基本流程,采用可重构体系结构的设计思想和方法设计出一款可实现这三种算法的可重构密码芯片,并对关键路径进行了优化设计。最后给出了基于Altera公司的Cyclone系列FPGA的可重构密码芯片的实现结果。     

空间信息传输的改进式混合加密策略

为提高信息传输的安全性,在分析数据加密标准(DES)、典型非对称加密算法(RSA)和安全哈希算法(SHA1)摘要信息构造过程的基础上,针对空间信息提出了一种改进式混合加密策略.研究了SHA1分组轮循散列过程,结合DES和RSA加密算法的特点,灵活运用两种加密体制,设计了加入干扰码的密钥加密模块和数字签名模块,既延长了系统密钥的长度,也增强了数字摘要的真实性.成功运用于“数字城市”空间信息共享服务平台,提高了系统的安全性,证实了该策略的可行性和有效性.     

FPGA上SHA-1算法的流水线结构实现

哈希算法SHA-1算法广泛地应用于电子商务、商用加密软件等信息安全领域。通过对SHA-1算法的深入分析,提出了流水线结构的硬件实现方案。通过缩短关键路径,使用片内RAM代替LE寄存器实现流水线中间变量的数据传递,有效地提高了工作频率和单位SHA-1算法的计算速度。这种硬件结构在Altera系列芯片上的实现性能是Altcra商用SHA-1算法IP核的3倍以上。     

安全散列算法SHA-1的研究

信息加密技术是当今保障网络安全的一种重要手段,加密算法已成为人们研究的一个热点。对SHA-1算法进行了深入研究,介绍了SHA-1算法的特性和应用,并对SHA-1算法原理及实现进行了分析。     

浅谈六种加密算法之二DES算法

DES算法（Date Encryption standard,数据加密标准）是美国政府经过长时间的征集和筛选后，于1977年颁布的一种加密算法。它主要用于民用敏感信息的加密，后来被国际标准化组织接受，成为国际标准，DES算法从公布到现在已有20多年的历史，虽然有些人对它的加密强度持情绪态度，但现在还没有发现实用的破译方法。     

人工神经网络

计算机能做很多事情。但是．当你自己对要解决的问题完全不了解时．计算机就不能帮你了。更糟的是．标准算法不能处理不完整的数据．但在真实世界中．不完整数据常常是唯一能得到的数据，利用人工神经网络．即一种能自己学习的计算系统．就是对此问题的解决方案之一。     

信息摘要算法MDA-192

提出了一种新的信息摘要提取算法MDA-192。应用该算法,可将任意长度小于264bit的信息压缩为固定长度(192bit)的输出(即信息摘要或数字指纹)。该算法执行速度比安全哈希算法SHA-1快一倍。可抗击生日攻击,并且具有良好的雪崩效应。可应用于信息完整性检验,检验信息是否被非法篡改。     

基于数据网格环境的连接操作算法

数据网格是一种分布式数据管理体系结构，能够为分布在网格中的资源提供协同的管理机制．数据库管理系统在数据网格中发挥着重要作用，在各种数据库操作中，连接操作是一种最常用也是最耗时的操作，到目前为止，尚未有文献提出数据网格环境下的连接操作算法．主要对数据网格环境下海量数据的连接操作算法进行了研究，针对网格中各结点之间网络带宽异构的特点，采取关系缩减算法、行分块传输技术和流水线并行机制来减少查询的响应时间．理论分析和实验结果证明，算法在减少网络通信开销、增加I／0和CPU并行、降低响应时间方面具有较好的性能．     

低硬件成本的高性能Hash算法加速器VLSI设计

本文基于安全Hash算法(SHA-1),提出了一种结构优化的SHA-1硬件加速器.本设计通过改进数据通路,加快了运算单元的速度;同时,采用动态操作数生成的方法,节约了硬件资源.设计采用SMIC0.25μm CMOS工艺综合,其核心电路(core)等效门为16.8k;在86MHz的工作频率下,其数据吞吐率达1.07Gbps.分析结果显示,该硬件加速器具备低成本和高性能的特点,适用于PDA、智能手机等面积受限的移动设备,具有良好的应用前景.