面向DSP芯片时钟的PLL设计

在研制的DSP芯片中，将芯片的时钟系统分为CPU时钟、系统时钟、模拟时钟、看门狗时钟四个不同的时钟区域，PLL模块对时钟系统进行锁相和稳频，通过PLL时钟控制器的控制和部分指令可以选择不同的时钟频率或省电方式。在本文中，重点介绍了我们设计的锁相环组成的鉴相器、环路滤波器、压控振荡器、分频器、电流泵的电路。     

面向电荷泵的占空比可调四相时钟发生电路北大核心

针对传统四相时钟发生电路产生的时钟波形信号易发生交叠、驱动电荷泵易发生漏电等问题，提出了一种占空比可调四相时钟发生电路。电路在每两相可能出现交叠的时钟信号之间都增加了延时单元模块，通过控制延时时间对输出时钟信号的占空比进行调节，避免了时钟相位的交叠。对延时单元进行了改进，在外接偏置电压条件下，实现了延时可控。基于55 nm CMOS工艺的仿真结果表明，在10～50 MHz时钟输入频率范围内，该四相时钟发生电路可以稳定输出四相不交叠时钟信号，并能在1.2 V电压下驱动十级电荷泵高效泵入11.2 V。流片测试结果表明，该四相时钟发生电路能够产生不相交叠的四相时钟波形，时钟输出相位满足电荷泵驱动需求。     

多模式数字同步时钟产生技术研究

同步时钟是网络同步的关键，本文对基于多模式数字同步时钟产生的系统构成、关键技术、关键技术对系统性能的影响等进行了研究。其中多模式同步时钟源采用来自GPS／GLONASS，本地时钟、‘北斗’一号卫星定时接收嚣、BPM授时短波接收嚣和本地时钟，经过输入处理和表决判优，选取最优时钟信号作为同步时钟源。     

用于能量回收逻辑的正弦功率时钟电路

分析了功率时钟对电容负载充电与回收的物理过程，研完了正弦功率时钟产生电路的基本结构，考虑了功率时钟的频率与相位的稳定性。在此基础上，提出了稳定功率时钟频率与相位的功率时钟产生电路，即接入外部参考时钟，使振荡电路与参考时钟同步。用0．8μm DPDM CMOS工艺实现了一个简化的两相正弦功率时钟产生电路，通过物理测试，验证了电路的工作原理。     

青海电力通信系统时钟同步网的设计与建设

着重说明了建设电力时钟同步网的必要性，利用GPS系统建设时钟同步网的设计原则和关键。从网络拓扑结构、时钟同步方式、时钟传递等几个方面对时钟同步网的建设进行了分析．最后介绍了时钟同步网的网管维护。     

用声表面滤波器作光－光中继器的抽时钟电路

本文对影响３Ｒ光－光三次群光中继器的性能的主要因素抽时钟电路进行了分析研究，介绍了一种新型的声表面滤波器（ＳＡＷＦ）作为抽时钟电路的核心器件，实验由ＳＡＷＦ器件得到的时钟抖动较小，最大时钟抖动为０．３ｕｓ（４．５°），在９连“０”时，时钟性能无明显下降，并具有电路结构简单、调整方便、时钟频率准确等优点。     

可以在一分钟内完成设计的可编程时钟Instaclock

时钟是当今所有电子设备的基础，对于同步数字系统中的所有数据交换，都有一个控制寄存器的时钟。传统的方案大多使用晶体或晶振为同步系统产生时钟脉冲，而现在的同步设计中，很多设计往往需要多个时钟信号，这些时钟信号频率或相同或不同，为了适应这些需求，就产生了时钟Buffer和可编程的时钟，今天我们介绍的就是一种新型的可编程时钟芯片——Instaclock。     

ASIC后端设计中的时序偏差以及时钟树综合

同步设计中，由于时钟网络延时决定了芯片的最大工作速度，所以时钟树需要高精度进行布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中，为了最小化时钟延时和时钟偏差，缓冲器插入是一种有效的方法。在布局布线流程中，时钟树布线在“时钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。     

一种宽频的数据时钟自恢复电路的设计

介绍了一种加宽数据时钟自恢复电路的可恢复时钟频率带宽的方法，重点提出了时钟锁定的检测电路及时钟输出的选择电路的设计，并进行了分析。     

一种多级的零偏差时钟布线

时钟布线是设计高性能ＶＬＳＩ系统的重要一环。本文提出了一种新的多级零偏差时钟布线算法。首先，我们提出了一种基于加权选择的单级时钟树生成算法，在该算法中，基于均衡原则，对各种时钟汇点的负载电容，各时钟子树的延迟时间以及它们根节点之间的距离进行了综合考虑。     

基于片上系统的时钟复位设计

从方法优化和电路设计入手,提出了基于片上系统(SOC)的复位方法和时钟复位电路.设计了片外按键复位电路、片内上电电路、晶振控制电路、片内RC低频时钟电路、槽脉冲产生电路、分频延时电路、时钟切换电路及异步复位同步释放电路等电路模块.以上电路模块构成了片上系统的时钟复位电路,形成了特定的电路时钟复位系统.该时钟复位系统将片外按键复位与片内上电复位结合起来,形成多重复位设计,相比单纯按键复位更智能,相比单纯上电复位则更可靠.另外,该时钟复位系统还采用了片内RC振荡时钟电路等一系列电路,借助片内RC时钟实现对芯片的延时复位,进而在保证复位期间寄存器得到正确初始化的同时,还使得芯片能够始终处在稳定的晶振时钟下正常工作.相比传统的时钟复位电路,该时钟复位系统既便捷,又保证了系统初始化和系统工作的可靠性.     

PCB板时钟电路的电磁兼容设计

为了研究PCB集成电路板中时钟引起的电磁兼容问题,采用了仿真数值计算的方法,对时钟电路的电磁兼容设计时几种主要影响因素进行分析研究,确定了在PCB集成电路板设计时的时钟选择原则,以及时钟电路电磁兼容设计时的具体对象和内容,通过优化时钟设计的布局和布线来达到提高了PCB板电磁兼容设计。最后提出了可以有效切断PCB板上时钟干扰传播途径的几种措施,为工程技术人员提供一种解决相关问题的思路。     

光传送网中复用映射电路的设计

为了简化光传送网中光数据单元的时钟电路设计、降低成本,提出了一种基于均匀缺口时钟的同步电路。首先,采用异步FIFO实现缺口同步时钟的生成;然后,通过带有缺口的同步时钟设计了一种复用映射电路,处理不同类型的光数据单元,实现信号频偏吸收、时钟数据恢复和前向错误纠错。并通过电路仿真证明,该方案设计的电路可达到与传统方案相同的性能,且设计和实现采用虚拟时钟替代锁相环,使电路更加简单经济。     

时钟电路的电磁兼容设计

时钟电路是数字电路的重要组成部分,其电磁兼容设计是一个复杂的问题。文章在分柝脉冲频谱特性的基础上,研究了时钟电路的电磁干扰问题,提出了时钟电路电磁兼容设计的基本方法。     

SDH微波传输中的同步时钟

介绍了广电SDH数字微波电路中时钟同步系统的设计方法。结合广州广电SDH数字微波电路的时钟同步系统方案提出了在实际设计中应该注意的问题,列举了同步时钟系统中常见的时钟配置电路;同时简要介绍了SDH微波传输电路同步时钟的类型、结构、原理等。     

基于EDA技术的数字钟设计与实现

为使数字钟从电路设计、性能分析到设计出PCB版(即印制电路版)图的整个过程能够在计算机上自动处理完成,从而缩短设计周期、提高设计效率、减小设计风险.本系统基于EDA技术的设计方法,提出一种采用P-MOS大规模集成电路LM8560作为计数译码的石英数字钟的设计方案,在Prote199SE软件平台下创建原理图和绘制印制电路...     

一种适用于SoC的时钟复位管理电路设计

给出了一套适用于SoC芯片的时钟和复位管理电路设计范例,详细介绍了SoC芯片中的时钟和复位管理电路的实现方案。其中时钟管理电路支持输入时钟可选、PLL动态变频、时钟门控管理和时钟状态查询功能,能够灵活的控制各模块输入时钟开启或关闭,很好的支持SoC芯片低功耗工作模式。复位管理电路支持复位输入控制功能和复位状态查询功能。复位输入控制可以选择使能或不使能复位源触发系统复位。     

用分量匹配法实现对高速时钟电路的动态优化

本文讨论如何设计工作在GHz频率下的VLSI芯片时钟电路.时钟树采用平衡平面布局消除时钟偏差;利用插入缓冲器对电路性能进行动态优化.最后用一个电路模拟软件对电路进行评估.和以往的工作相比较,本文实现了在频域内对时钟电路的优化,显著地提高了仿真速度.     

基于Multisim 9的数字电子钟设计与仿真

数字电子钟广泛应用于各个公共场所,其电路设计的一般方法是连线多而杂,不便于理解其电路构成。利用中规模集成电路,设计了数字电子钟,由于采用了层次电路设计方法,将其分成各个单元电路设计成层次块,最后将各层次块连线成整机电路,连线美观,便于理解各单元电路功能,其整机电路功能也一目了然。     

基于Protel的数字钟双面电路板设计

针对数字钟双面板设计较为复杂的问题,利用国内知名度最高、应用最广泛的电路辅助设计软件Proteldxp2004进行了电路板设计,本文提供了设计的一些方法和技巧,快速、准确地完成数字钟双面电路板的设计,采用双面板设计．布线面积是同样大小的单面板面积的两倍,其布线可以在两面间互相交错,所以更节省空间。