一种低抖动快锁定的时钟数据恢复电路设计

采用TSMC 0.13μm CMOS工艺,设计了一种基于延迟锁相环(DLL)与锁相环(PLL)混合技术的时钟数据恢复(CDR)电路。它结合延迟锁相环电路追踪速度快和锁相环电路抖动抑制能力强的特点,与通常基于二阶锁相环结构的电路相比,在输出抖动相同的情况下,具有更快的锁定时间。仿真结果表明该电路可以成功恢复出480 MHz伪随机数据,数据峰峰值抖动约为39 ps,即相对抖动约为0.02 UI,锁定时间约为793 ns,较二阶锁相环结构的电路提升了32%。芯片核心电路面积为0.15 mm2,1.2 V电源供电下消耗功耗6.9 m W。     

32位RISC微处理器内部时钟电路的设计

本文介绍了一种用于32位超标量RISC微处理器(SM603e)内部时钟产生器的锁相环电路。该锁相环的锁定时间低于15us，功耗小于10mW。文中主要讨论了鉴频鉴相器、电荷泵、滤波器以及压控振荡器的电路实现方案并且给出了部分仿真波形。锁相环支持内外时钟频率比是：1、1．5、2、2．5、3、3．5、4，而且支持多种静态功耗管理下的掉电功能。     

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。     

一种基于高频时钟产生电路的DLL的研究

本文给出了一种采用自偏置技术的低抖动延迟锁相环，可应用于高频时钟产生电路。分析了环路带宽和工作频率的关系，并给出了各模块具体的电路设计。在0。351μm标准CMOS工艺、3．3V工作电压下进行了模拟仿真，在100MHz的参考输入频率下，DLL锁定时间为1μs，VCDL输出的相位抖动为171μs，倍频器输出的相位抖动为901μs。     

一种实现快速锁定的锁相环的研究

本文对电荷泵型锁相环（CPPLL）结构里传统的固定电荷泵电流模式进行了改进，有效减少了锁相环系统的锁定时间。本文提出的PLL设计．在0．6μm标准CMOS工艺、3．3V工作电压下，使用应用广泛的高速鉴频鉴相器（r11SPC）结构、差分电荷泵电路实现。经过Spectre仿真，改进后的锁相环锁定时间减少为改进前时的112。     

一种快速锁定锁相环的方案设计

提出了一种锁相环快速锁定的方案,在传统锁相环基础上,额外设置辅助充电模块,此模块可实现在输入参考时钟与反馈时钟频率差距较大时,提供大电流对滤波器中的电容充电,在临近锁定状态时退出快速锁定模式切断充电通路,因此极大地缩短了的锁定时间,并基于电路仿真验证了方案的可行性与稳定性。     

一款面向高性能SOC应用的高精度全数字锁相环设计

锁相环（PLL）是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。     

应用于USB全速设备中的锁相环设计

针对USB全速设备中通常需要外接晶振来为芯片提供时钟这一问题,提出了一种适用于USB全速设备的低功耗锁相环的实现方法.根据USB全速设备中的数据传输速率,该锁相环设计在标准电荷泵锁相环的结构上增加了时钟信息提取单元和低功耗控制模块,采用了改进的鉴频鉴相器和和差分型压控振荡器实现,并在0.35μm标准工艺下完成了锁相环版图.实验结果验证了该锁相环电路性能,结果满足USB协议要求.     

快速全数字逐次逼近寄存器延时锁定环的设计

全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采用可复位数控延时线,设计一种改进型宽范围全数字逐次逼近延时锁定环,以解决谐波锁定和死锁问题。基于中芯国际0.18μm CMOS数字工艺,实现一个6位全数字逐次逼近寄存器延时锁定环。仿真结果表明,最长锁定时间为6个输入时钟周期,验证了所提方法的正确性。     

用于高精度图像传感器的锁相环

为了提高图像传感器的探测精度,给像素中的传输管提供高精度时钟信号,设计了一款可编程式电荷泵锁相环(Phase-Locked Loop,PLL)模块。该模块使用分频器以输出可调控频率的时钟,增加了复用性;在电荷泵中加入单位增益放大器以消除毛刺,增大了锁相环精度;同时给出了针对整个模块的相位噪声分析。仿真结果表明,当输出200 MHz时钟时,信号的时钟抖动为28 ps,电路工作在1.5 V电压下的功耗<2 mW。该模块已用于一款高精度图像传感器中,在0.11μm CMOS工艺下进行了流片,测试结果表明其可以实现50 MHz到200 MHz的高精度时钟输出,满足了芯片对于时钟的需求。     

基于AD9951的差分快速跳频系统频率合成器的设计

选用内部时钟为400MHz的高性能直接数字合成频率源DDS芯片AD9951作为核心器件设计频率合成器,采用DDS+DSP的设计方案。利用锁相环ADF4113为AD9951提供参考时钟。阐述了AD9951芯片的主要性能及其在快速频率合成器设计中的应用方法。     

High-speed,fixed-latency serial links with Xilinx FPGAs简

High-speed, fixed-latency serial links find application in distributed data acquisition and control systems, such as the timing trigger and control （TTC） system for high energy physics experiments. However, most high-speed serial transceivers do not keep the same chip latency after each power-up or reset, as there is no deterministic phase relationship between the transmitted and received clocks after each power-up. In this paper, we propose a fixed-latency serial link based on high-speed transceivers embedded in Xilinx field programmable gate arrays （FPGAs）. First, we modify the configuration and clock distribution of the transceiver to eliminate the phase difference between the clock domains in the transmitter/receiver. Second, we use the internal alignment circuit of the transceiver and a digital clock manager （DCM）/phase-locked loop （PLL） based clock generator to eliminate the phase difference between the clock domains in the transmitter and receiver. The test results of the link latency are shown. Compared with existing solutions, our design not only implements fixed chip latency, but also reduces the average system lock time.     

一种改进式数字频率合成器的设计与仿真

为了获得良好的频率合成与跟踪效果,依据锁相环的基本工作原理,采用锁相嵌套结构设计了1种改进式数字频率合成器。理论分析和仿真结果表明,这种设计方法能有效地实现频率合成,并且具有较强的抗噪性能和较低的环路功耗。     

无晶振快速锁定高精度锁相环设计

提出了一种无晶振锁相环结构,可快速锁定所需频率,并对模拟和数字模块分别进行了验证。模拟模块原理与经典结构相似,数字跟踪分频器模块利用初始时PLL不精确时钟搜索系统中的信号,根据搜索到的基准时钟调整PLL的输出,只需一个主机基准信号就可精确锁定所需的时钟频率。     

一种S波段宽带跳频频率合成器的设计与实现

讨论了一种输出频带宽、跳频时间短、相位噪声低、杂波抑制高的频率合成器的设计方法;该方法采用STW81102频率合成芯片,是一个将PLL和VCO集成在一起的低成本单片多频带射频频率合成器芯片,并利用8515单片机软件模拟I2C总线通信对STW81102芯片进行置数控制输出频率;基于该方法实现了输出频率范围为3100~3400MHz,步进频率为20MHz的宽带跳频频率合成器,实验结果表明该频率合成器输出功率大于+5dBm,杂波抑制大于65dB,相位噪声优于-95dBc/Hz/10kHz。     

基于GPS校准的数字式守时钟守时算法研究

通常守时系统都采用高稳晶体振荡器作为频率标准,但由于温度和老化等原因导致其长期稳定度不尽如人意,严重影响时钟的守时精度,改变电路的分频比可以对其进行补偿。数字式守时钟采用了固定频率晶振驱动的分频比可精细微调的基于加法器的时钟电路。首先介绍了一种GPS校准的数字式高精度守时钟并讲述了其工作原理,然后对如何快速、准确的在数字式守时钟中得到晶振的分频比补偿值进行了研究,提出了算术平均值滤波算法和卡尔曼滤波算法这两种算法,并搭建了实验平台。经验证,卡尔曼滤波算法在快速性和准确性上要优于算术平均值算法。     

1.5Gbps高速串行数据恢复电路的标准单元实现

在高速串行接口芯片的设计中,高速串行数据恢复电路是设计中的一个难点,由于其高达千兆的传输频率,大多采用模拟电路方式实现·然而同数字电路相比,模拟电路在噪声影响、面积、功耗、工艺敏感度和可测性方面都存在较大的劣势·提出了一个应用于SATA1·0中1·5Gbps高速串行接口的高速串行数据恢复电路,它没有用PLL或DLL等模拟电路的方法,它采用完全数字电路的设计,并用标准单元实现·与用模拟电路实现的串行数据恢复电路相比,此电路设计更加简单易实现,数据恢复快速,而且面积小功耗低·电路被应用在PATA/SATA桥接芯片的设计中,并在标准0·18CMOS工艺下投片生产·     

快速跳频电台频率合成器的研究

跳频通信具有很强的抗干扰能力,是未来战场通信的主要通信手段。跳频速率的快慢很大程度上决定了跳频电台抗干扰能力。实现快速跳频通信的关键之一是要求频率转换时间极短的频率合成器,常规的频率合成技术已难以满足要求。论文介绍一种数字式直接频率合成器加锁相环(DDS PLL)的频率合成器,具有换频时间短、覆盖波段宽、分辨率高等优点,可以满足战场通信用的快速跳频电台的要求。