基于逻辑结构的超前进位加法器的设计

通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的延迟时间来对比超前进位加法器与传统串行进位链加法器,得出超前进位算法在实际电路中使加法器的运算速度达到最优。     

超前进位加法器的优化设计

在对超前加法器逻辑算法分析的基础上,介绍了一种优化设计方法。宽位加法器采用多层CLA（ Carry Look-ahead Adder）块技术,按四位为一组进行组间超前进位,减小硬件延时,达到并行、高速的目的。并在晶体管级重点对全加器进行优化设计,从而降低整个电路的延时、面积和功耗。仿真结果表明,在SMIC65 nm工艺下,设计出的16位超前进位加法器,其延时,面积,功耗相比传统结构都有了明显的改善,达到了优化的效果。     

混合模块无等待时间序列超前进位加法器设计

在不增加超前进位加法器模块延迟时间的条件下,为最大限度地扩展操作位数,在分析混合模块超前进位加法器(CLA)延迟时间公式的基础上提出了混合模块无等待时间序列超前进位加法器.给出了混合模块CLA的无等待时间序列和无等待时间完全序列的定义,推证出序列的延迟时间公式及重要性质.并在功耗、面积(资源)占用约束下,优化设计了操作位数复盖范围为10～854位的94个混合模块无等待时间序列超前进位加法器.实现了保持CLA模块速度条件下,最大限度地扩展操作位数的目的.     

对数跳跃加法器的算法及结构设计

本文介绍一种新型加法器结构——对数跳跃加法器,该结构结合进位跳跃加法器和树形超前进位加法器算法,将跳跃进位分组内的进位链改成二叉树形超前进位结构,组内的路径延迟同操作数长度呈对数关系,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势.在结构设计中应用Ling's算法设计进位结合结构,在不增加关键路径延迟的前提下,将初始进位嵌入到进位链.32位对数跳跃加法器的最大扇出为5,关键路径为8级逻辑门延迟,结构规整,易于集成.spectre电路仿真结果表明,在0.25μmCMOS工艺下,32位加法器的关键路径延迟为760ps,100MHz工作频率下功耗为5.2mW.     

一种高速低功耗MOS电流模逻辑加法器的设计

对具有不同输入端的MOS电流模逻辑(MCML)门电路进行了设计分析,应用MCML单元逻辑电路,设计了一个4位超前进位加法器.基于SMIC 0.13 μm CMOS工艺平台,对设计的加法器进行仿真.结果表明,该加法器的延迟比传统CMOS电路小,可广泛用于高速低功耗逻辑运算单元.     

混合模块TC~2CLA无等待时间序列及性质

在不增加顶层进位级联超前进位加法器(TC2CLA)模块延迟时间的条件下,为最大限度地扩展操作位数,在分析混合模块TC2CLA的延迟时间公式的基础上提出了混合模块顶层级联超前进位加法器无等待时间序列.给出了混合模块TC2CLA无等待时间序列和无等待时间完全序列的定义,推证出序列的延迟时间公式及一系列重要性质.     

64位超前进位对数加法器的设计与优化

设计一个应用于高性能微处理器的快速64位超前进位对数加法器.通过分析超前进位对数加法器原理,提出了改进四进制Kogge-Stone树算法的64位超前进位对数加法器结构,并结合使用多米诺动态逻辑、时钟延迟多米诺逻辑和传输门逻辑等技术来设计和优化电路.该加法器采用SMIC 0.18 μm CMOS工艺实现,在最坏情况下完成一次加法运算时间为486.1 ps,与相同工艺和相同电路结构采用静态CMOS实现相比,大大减少了加法器各级门的延迟时间,取得良好的电路性能.     

基于FPGA的高速FIR数字滤波器的设计

采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。     

一种高速NMOS并行乘法器

本文提出一种高速并行乘法器的新结构。该结构中,用Wallace树来简化改进的Booth算法,并用了一种便于用NMOS器件实现的斜进位全加器。在最后一级两位相加时,采用了具有高速进位性能的Manchester型全加器来代替一般通用的具有超前进位链的全加器,并提出了一种Manchester型全加器的新线路。该乘法器,不但门的总数比改进的Booth算法乘法器的少,且速度快。此外,它的全加器阵列形状规则,特别有利于VLSI的版图设计。     

32位高速浮点乘法器优化设计

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器.采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积.对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns.     

现代通信系统软件可靠性设计技术

可靠性设计是现代通信系统可靠性保证体系的关键环节。根据通信系统软件可靠性设计的一些经验，阐述了在软件开发过程中几种常用的、提高现代通信系统软件可靠性的设计方法，满足软件的可靠性要求。     

A method for automatic design error location and correction in combinational logic circuits

We present a new diagnostic algorithm, based on backward-propagation, for localising design errors in combinational logic circuits. Three hypotheses are considered, that cover all single gate replacement and insertion errors. Diagnosis-oriented test patterns are generated in order to rapidly reduce the suspected area where the error lies. The originality of our method is the use of patterns which do not detect the error, in addition to detecting patterns. A theorem shows that, in favourable cases, only two patterns suffice to get a correction. We have implemented the test generation and diagnosis algorithms. Results obtained on benchmarks show that the error is always found, after the application of a small number of test patterns, with an execution time proportional to the circuit size. This work is partially supported by EUREKA “JESSI-AC3” project and the ESPRIT Basic Research Action CHARME Working Group #6018.     

现代军用通信设备结构设计新理念

科学技术在不断发展，军用通信设备结构设计的内涵也在不断丰富，时代在不断进步，人们对设备的审美要求越来越高，设计人员应顺应时代发展的潮流，积极吸收、采用新的设计理念。本文详细讨论了有关军用通信设备结构设计新理念的主要内容-创新设计、模块化设计、小型化设计、工业设计和超前设计。     

大型宽频固定式电子系统结构总体设计

不同于一般机动式雷达,某固定式电子系统频段更宽,天线口径更大,天线内设备日常维护量、维护范围更大,设备抗风指标要求更高;后端电子设备综合布置在若干大型机柜中,热流密度大,需考虑大型液冷机柜结构设计问题和机柜内部设备散热问题;设备工作在海边,需采取有效措施实现全机防护要求;系统要经历多阶段测试,需频繁转场至各工作场所工作,宜采取有效技术手段实现多阵地灵活架设。本文根据某类大型产品的研制经验,讨论了该类产品结构总体设计方法。     

MCM综合设计技术研究

鉴于目前MCM在各方面起着举足轻重的作用,本文着重研究了用于3D-MCM综合设计的技术,并提出一种理想的McM综合设计系统结构.     

浅谈系统设计在产品设计中的应用

当我们进入21世纪,计算机技术必不可少,计算机技术应用于产品设计,让设计更合理也更完美,最大程度上的符合产品的基本特征,计算机技术为产品设计与发展提供了平台,可以让产品设计的本质利用计算机技术挖掘出来,产品设计风格让人们的生活变得多姿多彩,产品设计是社会发展的重中之重,也是物质产品生产的必备程序之一。产品的优劣主要是由产品设计体现的,计算机使产品设计更加程序化、产业化,极大地丰富了产品物质。怎么样在现代社会中将计算机与产品设计相结合,并对产品设计进行更新与创新,是社会各界都在关注的问题。运用先进的科技,把计算机同产品设计相结合,才能够让计算机在产品设计中的应用发挥巨大的作用,从而丰富我们的工作和生活,让我们的物质生活更人性化、可持续化。     

基于检测10 kV电缆故障的高压脉冲信号发生器的设计与实现

首先介绍了检测电缆故障的方法及原理并介绍高压脉冲信号源的总体设计方案和组成部分.信号源硬件的主要器件为IGBT驱动模块VLA517和数码管液晶显示模块,设计并实现了信号源的电路功能.接下来简要介绍了所选用的单片机C8051F310的主要特性,并对于软件设计中使用的开发语言及开发环境进行了简要说明.本文的最后一部分内容是软件部分的设计,包括定时程序和数码管显示程序两部分.实验中验证了信号源软硬件设计方案的可行性和正确性.     

加固计算机用开关电源的可靠性设计

对加固计算机用开关电源的可靠性设计进行了系统的探讨。结合开关电源的原理．对影响其可靠性的因素和元器件的选用原则进行了阐述,着重分析了加固计算机用开关电源的可靠性设计：电应力设计、保护电路设计、热设计、电磁兼容性设计、安全性设计和三防设计。其目的在于提高加固计算机用开关电源的可靠性。     

利用PCB设计工具进行集成电路版图设计

如果EDA系统配置不全面,如何充分利用现有条件更好更快地完成集成电路的设计工作?本文介绍了我们利用PCB(印刷电路板)设计工具设计集成电路版图的方法,并以一个600门的数字电路为例加以说明。PCB设计与版图设计本是两种类型的工作,但在某些条件下,将它们结合在一起可以充分利用计算机资源高效率地完成设计工作。希望本文在集成电路设计方法及充分利用计算机资源方面起到抛砖引玉的作用。     

Temperature-Aware Task Allocation and Scheduling for Embedded Multiprocessor Systems-on-Chip (MPSoC) Design

Temperature affects not only the performance but also the power, reliability, and cost of the embedded system. This paper proposes a temperature-aware task allocation and scheduling algorithm for MPSoC embedded systems. Thermal-aware heuristics are developed, and a temperature-aware floorplanning tool is used to reduce the peak temperature and achieve a thermally even distribution while meeting real time constraints. The paper investigates both power-aware and thermal-aware approaches to the task allocation and scheduling. The experimental results show that the thermal-aware approach outperforms the power-aware schemes in terms of maximal and average temperature reductions. To the best of our knowledge, this is the first MPSoC task allocation and scheduling algorithm that takes temperature into consideration.

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