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介绍了可用于SDHSTM-64光纤传输系统的4:1复接器.整个电路采用树型结构,低速的复接单元采用动态双相伪NMOS逻辑实现,高速的复接单元采用SCL逻辑实现,提出了一种新型采用正反馈对的单端转双端电路,实现由低速单元到高速单元的逻辑变换.基于此结构的全定制单片集成电路采用0.18μm CMOS工艺设计并实现.测试结果表明,在供电电压1.8V,50Q负载条件下,复接输出数据速率超过10Gbit/s,在标准速率10Gbit/s,输出电压峰一峰值180mV时,功耗仅为180mw,抖动4.9/s(rms),芯片面积为0.89mm^2×0. 7 mm^2. 相似文献
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为满足高速光通信系统的应用,基于标准40 nm CMOS工艺设计了一款25 Gbit/s判决反馈均衡器(DFE)电路,采用半速率结构以降低反馈路径的时序要求。主体电路由加法器、D触发器、多路复用器和缓冲器组成,为了满足25 Gbit/s高速信号的工作需求,采用电流模逻辑(CML)进行设计。经过版图设计和工艺角后仿验证,该DFE实现了在25 Gbit/s的速率下可靠工作,能提供10 dB的均衡增益,峰-峰差分输出电压摆幅约为950 mV,眼图的垂直和水平张开度均大于0.9 UI,输出抖动小于3 ps,在1.1 V的电源电压下功耗为12.5 mW,芯片版图的面积为0.633 mm×0.449 mm。 相似文献
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徐跃 《微电子学与计算机》2009,26(12)
采用TSMC 0.25μm RF CMOS工艺设计了一个应用于光纤传输系统的10Gbit/s CMOS 1:8分接器.整个系统采用树型结构,由3级1:2分接器、2级1:2分频器、级间缓冲器和输入、输出接口电路构成.为了适应高速度的要求,所有电路全都采用源极耦合场效应管逻辑来实现.使用SmartSpice进行了仿真,结果表明:在电源电压为3.3V时,电路的最高工作速率可以达到10Gbit/s,电路功耗约为800mW. 相似文献
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低功耗0.35μm CMOS 2.5Gb/s 16:1复接器设计 总被引:1,自引:0,他引:1
采用0.35μm CMOS工艺设计了用于光纤传输系统的低功耗16:1复接器,实现了将16路155.52Mb/s数据复接成一路2.5Gb/s的数据输出的功能.该复接器以混合结构形式实现:低速部分采用串行结构,高速部分采用树型结构.具体电路由锁存器、选择器及分频器组成,以CMOS逻辑和源极耦合逻辑(SCL)实现.用Smart SPICE软件进行仿真的结果显示:在3.3V供电时,整体电路的复接输出最高工作速度可达3.5Gb/s,功耗小于300mW. 相似文献
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10 Gbit/s 0.18 μm CMOS光纤通信用数据判决电路设计 总被引:1,自引:0,他引:1
介绍了采用TSMC公司 0.18 μm CMOS工艺设计速率为10 Gbit/s的数据判决电路,分析了数据判决电路的系统结构以及单元电路结构,给出了仿真结果.该电路采用 1.8 V电源供电,功耗为102 mW,50 Ω负载上单端输出摆幅400 mV.整个芯片面积为0.80 mm×1.05 mm. 相似文献
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采用0.35μm CM O S工艺设计了用于光纤传输系统的低功耗16∶1复接器,实现了将16路155.52M b/s数据复接成一路2.5G b/s的数据输出的功能。该复接器以混合结构形式实现:低速部分采用串行结构,高速部分采用树型结构。具体电路由锁存器、选择器及分频器组成,以CM O S逻辑和源极耦合逻辑(SCL)实现。用Sm art SP ICE软件进行仿真的结果显示:在3.3V供电时,整体电路的复接输出最高工作速度可达3.5G b/s,功耗小于300mW。 相似文献
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分析了千兆以太网体系结构,给出了符合IEEE 802.3z标准中1000BASE-X规范的发送器电路结构,并采用TSMC 0.25 μm CMOS 混合信号工艺设计了符合该规范的高速复接电路和锁相环时钟倍频电路.芯片核心电路面积分别为(0.3×0.26)mm2和(0.22×0.12)mm2.工作电压2.5 V时,芯片核心电路功耗分别为120 mW和100 mW.时钟倍频电路的10倍频输出时钟信号频率为1.25 GHz,其偏离中心频率1MHz处的单边带相位噪声仅为-109.7 dBc/Hz.在驱动50 Ω输出负载的条件下,1.25 Gbit/s的高速输出数据信号摆幅可达到410 mV. 相似文献
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采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78~6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。 相似文献
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采用0.35um CMOS工艺设计了用于光纤传输系统的低功耗16:1复接器,实现了将16路155.52Mb/s数据复接成路2.5Gb/s的数据输出的功能。该复接器以混合结构形式实现:低速部分采用串行结构,高速部分采用树型结构。具体电路由锁存器、选择器及分频器组成,以CMOS逻辑和源极耦合逻辑(SCL)实现。用Smart SPICE软件进行仿真的结果显示:在3.3V供电时,整体电路的复接输出最高工作速度可达3.5Gb/s,功耗小于300mW。 相似文献
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使用标准0.18μm CMOS工艺设计并实现了1:2分接器.核心电路单元采用一种新的高速、低电压锁存器结构实现.与传统的源极耦合场效应管逻辑结构的锁存器相比,其电源电压更低且速度更快.此外,为了拓展带宽,在缓冲放大电路中采用了负反馈.测试结果表明芯片可以工作于20Gb/s数据速率下.电源电压为1.8V时,包括缓冲电路在内整个芯片的工作电流为72mA. 相似文献
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0.18 μm CMOS 10 Gbit/s分接器设计 总被引:6,自引:0,他引:6
分析了分接器的电路原理及系统结构,通过比较,给出了最优的实现方案.使用TSMC 0.18 μm CMOS工艺设计出了速率为10 Gbit/s的分接器.简要介绍了单元电路的电路结构,给出了仿真结果和版图.芯片的电源供电电压为1.8 V,功耗为400mW. 相似文献
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在光电传感器的传输接口电路中,为了实现高速实时传输,需要将大量的低速并行数据转换成一路高速串行数据。文中采用Charted 0.35μm CMOS工艺,设计了一款8×8×14bit转1路的复接器。通过分析三种复接结构的特点,确定了使用混合型并串转换电路来降低功耗和设计复杂度。低速单元采用并行结构和串行结构来降低时钟树的设计难度;高速部分采用树型结构来实现半速设计,降低功耗。具体电路包括锁存器、选择器、门控开关、分频器以及时钟缓冲器等等。芯片工作在3.3V电源电压下,最高工作速率可达1.25Gbps。 相似文献
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基于级联半导体光放大器(SOA)实现全光逻辑与门的方案中,第一级输出信号质量直接影响逻辑与运算结果.采用载流子恢复较慢的体材料半导体光放大器用于第一级转换,在10 Gbit/s以上得不到理想的转换结果,限制了该方案实现逻辑与门的速率.利用光纤延时干涉仪(DI)和第一级半导体光放大器级联可以改善第一级输出信号质量,从而有效提高第二级全光逻辑与门的实现速率.阐述了改进方案中延时干涉仪的作用,并进行了数值模拟.根据实验结果,采用载流子恢复较慢的半导体光放大器级联延时干涉仪能够实现高速归零(RZ)信号和非归零(NRZ)信号的反码,从而得到较高速率的全光逻辑与门.实验实现了20 Gbit/s的伪随机归零和非归零信号的全光逻辑与门,对40 Gbit/s的结果进行了分析和讨论. 相似文献