用于SDH-64光发射机的低功耗CMOS 4∶1复接器

介绍了可用于SDH STM-64光纤传输系统的4∶1复接器.整个电路采用树型结构,低速的复接单元采用动态双相伪NMOS逻辑实现,高速的复接单元采用SCL逻辑实现,提出了一种新型采用正反馈对的单端转双端电路,实现由低速单元到高速单元的逻辑变换.基于此结构的全定制单片集成电路采用0.18 μm CMOS工艺设计并实现.测试结果表明,在供电电压1.8 V,50 Ω负载条件下,复接输出数据速率超过10 Gbit/s,在标准速率10 Gbit/s,输出电压峰-峰值180 mV时,功耗仅为180mW,抖动4.9/s(rms),芯片面积为0.89 mm2×0.7 mm2.     

低功耗0.35μm 3.125Gbit/s CMOS4∶1复接器

采用CSM0.35μm CMOS工艺,设计了3.125Gbit/s4∶1复接器.系统采用树型结构,由两个并行的低速2∶1复接单元和一个高速2:1复接单元级联而成.低速单元采用带有电平恢复的传输管逻辑实现,高速单元采用动态传输门逻辑实现.具体电路由锁存器、选择器、分频器以及输入输出缓冲组成.复接器芯片面积为0.675mm×0.6mm.3.3V电源电压下,芯片整体功耗小于130mW,核心功耗是25mW.最高工作速率可达4Gbit/s.     

低功耗0.35μm3.125 Gbit/s CMOS 4:1复接器

采用CSM0.35μm CMOS工艺,设计了3.125 Gbit/s4:1复接器.系统采用树型结构,由两个并行的低速2:1复接单元和一个高速2:1复接单元级联而成.低速单元采用带有电平恢复的传输管逻辑实现,高速单元采用动态传输门逻辑实现.具体电路由锁存器、选择器、分频器以及输入输出缓冲组成.复接器芯片面积为0.675mm×0.6mm.3.3V电源电压下,芯片整体功耗小于130mW,核心功耗是25mW.最高工作速率可达4Gbit/s.     

采用0.35μm BiCMOS工艺的1.25Gbps激光驱动器研究

本文中介绍了一种速率为1.25Gbit/s的激光二极管驱动器的设计。为了保持工作中的稳定平均输出功率和恒定消光比,采用了温度补偿电路和自动功率控制电路。介绍了调制主通道的结构和其他功能模块的结构和实现原理,并介绍了部分电路和仿真结果。芯片采用0.35μm BiCMOS工艺实现.实测结果表明在 3.3V供电电压,1.25Gbit/s速率下,电路输出眼图清晰,可以提供5～85mA调制电流。可以满足光纤通信系统和快速以太网的应用。     

一种新型的高速驱动电路

采用0.13 μm SiGe BiCMOS工艺,设计了一种分段式马赫-曾德尔调制器(MZM)高速驱动电路。驱动电路输入级中,采用容性负反馈来提高带宽,采用共模反馈来稳定共模输出电平,并通过共模反馈实现了可变增益。输出级中,采用负密勒电容、T-coil和电感峰化技术来提高带宽。输出级之间的延迟时间由微带线产生,提出了一种微带线的设计方法。仿真结果表明,驱动电路的最高工作速率可达50 Gbit/s,输出VPP可达3 V,相邻输出级之间的延迟时间为4.9 ps。该驱动电路能较好地适用于分段式MZM。     

用于SDH-64光发射机的低功耗CMOS4:1复接器

介绍了可用于SDHSTM-64光纤传输系统的4：1复接器．整个电路采用树型结构，低速的复接单元采用动态双相伪NMOS逻辑实现，高速的复接单元采用SCL逻辑实现，提出了一种新型采用正反馈对的单端转双端电路，实现由低速单元到高速单元的逻辑变换．基于此结构的全定制单片集成电路采用0．18μm CMOS工艺设计并实现．测试结果表明，在供电电压1．8V，50Q负载条件下，复接输出数据速率超过10Gbit／s，在标准速率10Gbit／s，输出电压峰一峰值180mV时，功耗仅为180mw，抖动4．9／s（rms），芯片面积为0．89mm^2×0. 7 mm^2．     

一种25 Gbit/s CMOS自适应判决反馈均衡器

基于65 nm CMOS工艺,设计了一种25 Gbit/s带有一个无限冲激响应抽头的自适应判决反馈均衡器。该均衡器中关键路径采用堆叠式选择器和锁存器组成的半速率预测式结构,以减小环路反馈延时。自适应模块采用改进的最小均方算法,以改善抽头系数的收敛性。输出缓冲采用改进的fT倍增结构,以提升带宽并具有预加重功能。仿真结果表明,当信号速率为25 Gbit/s时,该均衡器能够自适应地实现最高20 dB衰减量的补偿,输出抖动小于10 ps。1.2 V电源供电时,整体电路在不同工艺角下的平均功耗约为120.5 mW。     

应用于红外大面阵数据传输的接口电路设计

红外大面阵(2560×2048)数字读出电路对芯片数据接口有高速、低功耗、强驱动能力的需求。采用0.18■m互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)工艺设计了4∶1并串转换电路、电平转换电路以及采用预加重技术的低压差分信号(Low Voltage Differential Signal, LVDS)驱动器电路。并串转换电路采用双沿采样的树形结构降低时钟频率,电平转换电路采用正反馈结构提升速度,LVDS驱动电路采用可编程电流大小的预加重副通路对主通路进行高频分量补偿,以保证驱动能力和提升高速信号的完整性。接口的数据传输速率可达到1 Gbit/s。当负载电容为2 pF时,一个通道的功耗为15.8 mW@1 Gbit/s;当负载电容为8 pF且打开预加重时,一个通道的功耗为19 mW@1Gbit/s,输出电压摆幅为350 mV,输出共模电平为1.21 V,LVDS驱动电路的所有参数均满足标准协议。     

10 Gbit/s 0.18 μm CMOS光纤通信用数据判决电路设计

介绍了采用TSMC公司 0.18 μm CMOS工艺设计速率为10 Gbit/s的数据判决电路,分析了数据判决电路的系统结构以及单元电路结构,给出了仿真结果.该电路采用 1.8 V电源供电,功耗为102 mW,50 Ω负载上单端输出摆幅400 mV.整个芯片面积为0.80 mm×1.05 mm.     

0.18 μm CMOS 10 Gbit/s分接器设计

分析了分接器的电路原理及系统结构,通过比较,给出了最优的实现方案.使用TSMC 0.18 μm CMOS工艺设计出了速率为10 Gbit/s的分接器.简要介绍了单元电路的电路结构,给出了仿真结果和版图.芯片的电源供电电压为1.8 V,功耗为400mW.     

2.488 Gbit/s时钟数据恢复电路的设计

利用Cadence集成电路设计软件,基于SMIC 0.18 μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路.该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换.整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成.后仿真结果表明,系统电源电压为1.8V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566 μm×448μm.     

基于55 nm CMOS工艺的2.5 Gbit/s高灵敏度跨阻放大器

基于55 nm CMOS工艺,设计了一种工作速率为2.5 Gbit/s的高灵敏度跨阻放大器(TIA)。TIA输入级电路采用三级反相器级联结构。为了提高动态范围,采用了双自动控制增益(AGC)电路来调节反馈电阻阻值。输入级电路后级的三级差分放大器进一步放大电压信号,并运用有源电感峰化技术来提高带宽,最后进行缓冲器输出。为了降低跨阻放大器的噪声,设计了基准带隙电路和电压偏置电路,采用温度补偿技术来保证芯片的温度稳定性。电路仿真结果表明,在误码率BER=1×10-12情况下,TIA的后仿真灵敏度为-30.2 dBm, 跨阻增益为87.5 dBΩ,带宽为1.8 GHz。在3.3 V电压的条件下,功耗为119.4 mW。     

10Gb/s 2.2V输出CMOS激光驱动器

采用逆向递推设计法，利用TSMC0．18μm CMOS工艺，设计实现了适用于超高速光纤通信系统的激光驱动器电路。核心电路为两级直接耦合差分放大器。电路设计中采用电感并联峰化技术拓展带宽和降低功耗。后仿真结果表明，在1．8V电源供电时，工作速率10Gb／s，输入单端峰峰值为400mV的差分信号，在50Ω的负载上可提供2．2V的输出电压。电路功耗185mW。版图面积为0．9mm〉40．95mm。     

适用于SerDes接收器DFE的高速动态比较器

在SerDes电路中,高速数据传输的关键在于均衡的速率,因此随着SerDes对数据传输速率要求越来越高,对SerDes中接收器的判决反馈均衡器的速率要求也在提高。作为自适应判决反馈均衡器的关键组成部分,比较器的延时大小决定了自适应均衡器的判决容限。为了满足低压应用对高速率比较器的低延迟要求,文章基于传统双尾比较器提出一种新的适用于SerDes接收器中判决反馈均衡器的高速差分信号动态比较器电路。在TSMC 28 nm CMOS工艺下,当电源电压为1 V时,平均延迟时间为52.58 ps,可满足高达15 Gbit/s数据速率的判决反馈均衡器应用需求。     

基于0.13μm SOI COMS工艺的VCSEL驱动器设计

介绍了一种低功耗高速垂直腔表面发射激光器(VCSEL)驱动器的设计。该芯片设计使用国产0.13μm SOI CMOS工艺,能提供6~8mA可调调制电流及4~7mA可调偏置电流。驱动电路采用多级级联放大并结合无源电感并联峰化技术,用以拓展带宽。测试结果表明,该电路在1.2V单电源工作电压下,最高工作速率可达5Gbit/s,总功耗仅为48mW。     

一个用于背板通信的24Gb/s高速自适应组合均衡器

本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器（Continuous Time Linear Equalizer,CTLE）和2抽头判决反馈均衡器（Decision Feedback Equalizer,DFE）的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方（Least Mean Square,LMS）算法电路控制DFE系数的自适应.电路采用IBM 0.13μm BiCMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm²,在3.3V的电源电压下,功耗为624mW.     

一种基于频率-电压变换器的高精度时钟振荡器

采用一种新的不需要参考时钟输入的频率锁定环路结构,设计了一种基于频率-电压变换器的频率可调高精度时钟振荡器.通过电路补偿,减少工艺和温度对频率的影响.系统输出时钟的频率范围为22.5360 MHz,最坏情况下的变化小于±4.5%.电路采用GSMC 0.13 μmCMoS 1P8M工艺的3.3 V器件实现,核心版图面积约为0.05 mm2.版图后仿真表明,在3.3 V电源电压和200 MHz输出频率下,时钟的抖动峰-峰值为25 ps,锁定时间为2 μs,功耗为5 mw.     

一个用于高速SerDes的基于0.18um CMOS工艺的6.25Gb/s均衡器

本文介绍了一种基于0.18mm CMOS工艺,适用于高速背板传输的6.25Gb/s均衡器。该均衡器由1抽头前馈均衡器(FFE)和2抽头判决反馈均衡器(DFE)组成,能够消除前向码间干扰和后向码间干扰。FFE中的延迟线采用了有源电感峰化技术,不仅增加了带宽,也节省了面积。基于CML的加法器,触发器和选择器的使用则提高了DFE的速度。测试结果表明,对于经过衰减达22dB的30英寸信道的6.25Gb/s数据,该均衡器能够很好地进行均衡。1.8V的电源电压下的功耗为55.8mW,包括焊盘在内的整个芯片面积为0.3*0.5 mm₂。     

应用于10 Gbit/s光通信及背板传输的自适应均衡器设计

描述了一种既可用于背板传输也可用于光纤通信的高速串行收发器前端均衡器的设计。为适应光信号在传播中的色散效应,使用前馈均衡器(FFE)加判决反馈均衡器(DFE)的组合,取代了背板通信中常用的连续时间线性均衡器(CTLE)和DFE的组合。设计使用3 pre-tap、3 post-tap和1个main tap的抽头组合方式,兼顾pre-cursor和post-cursor的信号失真,有效补偿范围为15 dB。补偿系数采用完全自适应算法调整,对FFE采用模拟MSE算法调整,DFE引擎采用1/16速率数字sign-sign最小均方差(LMS)算法实现。芯片使用UMC 28 nm工艺流片,输入信号频率为10 Gbit/s。     

一种用于背板互连的10 Gbit/s接口电路

基于SMIC 40 nm CMOS工艺,提出了一种用于背板互连的10 Gbit/s I/O接口电路。该接口电路由前馈均衡器(FFE)、接收机前端放大器和判决反馈均衡器(DFE)组成。FFE对发射端信号进行预加重,DFE消除较大的残余码间干扰。重点分析了FFE和DFE在消除码间干扰时存在的问题。使用改进的FFE减少对发射端信号的衰减,保证信号到达接收端时具有较大幅度,实现接收机对信号的正确判决,降低系统的误码率。测试结果表明,系统数据率为10 Gbit/s,传输信道在Nyquist频率(即5 GHz)处的衰减为22.4 dB。在1.1 V电源电压下,判决器Slicer输入端信号眼图的眼高为198 mV,眼宽为83 ps。FFE的功耗为31 mW,接收机前端放大器的功耗为1.8 mW,DFE的功耗为5.4 mW。