采用低温缓冲层技术在Si衬底上生长高质量Ge薄膜

采用低温缓冲层技术,在Si衬底上生长了质量优良的Ge薄膜。利用原子力显微镜（AFM）、双晶X射线衍射（XRD）和拉曼散射等研究了薄膜的晶体质量。结果表明,由于无法抑制三维岛状生长,低温Ge缓冲层的表面是起伏的。然而,Ge与Si间的压应变几乎完全弛豫。当缓冲层足够厚时,后续高温Ge外延层的生长能够使粗糙的表面变得平整。在...     

薄虚拟SiGe衬底上的应变Si pMOSFETs

成功地试制出薄虚拟SiGe衬底上的应变Si pMOSFETs.利用分子束外延技术在100nm低温Si(LT-Si)缓冲层上生长的弛豫虚拟Si0.8Ge0.2衬底可减薄至240nm.低温Si缓冲层用于释放虚拟SiGe衬底的应力,使其应变弛豫.X射线双晶衍射和原子力显微镜测试表明:虚拟SiGe衬底的应变弛豫度为85%,表面平均粗糙度仅为1.02nm.在室温下,应变Si pMOSFETs的最大迁移率达到140cm2/(V·s).器件性能略优于采用几微米厚虚拟SiGe衬底的器件.     

用减压化学气相沉积技术制备应变硅材料

利用减压化学气相沉积技术,制备出应变Si/弛豫Si0.9Ge01/渐变组分弛豫SiGe/Si衬底.通过控制组分渐变SiGe过渡层的组分梯度和适当优化弛豫SiGe层的外延生长工艺,有效地降低了表面粗糙度和位错密度.与Ge组分突变相比,采用线性渐变组分后,应变硅材料表面粗糙度从3.07nm减小到0.75nm,位错密度约为5×104 cm-2,表面应变硅层应变度约为0.45%.     

用减压化学气相沉积技术制备应变硅材料

利用减压化学气相沉积技术,制备出应变Si/弛豫Si0.9Ge01/渐变组分弛豫SiGe/Si衬底.通过控制组分渐变SiGe过渡层的组分梯度和适当优化弛豫SiGe层的外延生长工艺,有效地降低了表面粗糙度和位错密度.与Ge组分突变相比,采用线性渐变组分后,应变硅材料表面粗糙度从3.07nm减小到0.75nm,位错密度约为5×104 cm-2,表面应变硅层应变度约为0.45%.     

硅基外延锗金属-半导体-金属光电探测器及其特性分析

利用超高真空化学汽相淀积(UHV/CVD)设备,以低温下生长的薄的Si1-xGex和Ge作为缓冲层,在Si(100)衬底上外延出表面平整(粗糙度＜1 nm)、位错密度低(＜5×105 cm-2、厚度约为500 nm的高质量纯Ge层.Ge层受到由于Si和Ge热膨胀系数不同引入的张应变,应变大小约为0.2%.以外延的Ge层为吸收区、在硅基上制备了台面面积为195×150 μm2的金属-半导体-金属(MSM)光电探测器.在-1 V偏压下,暗电流为2.4×10-7 A;在零偏压下,光响应波长范围扩展到1.6 μm以上.     

用减压化学气相沉积技术制备应变硅材料

利用减压化学气相沉积技术，制备出应变Si/弛豫Si0.9Ge0.1/渐变组分弛豫SiGe/Si衬底. 通过控制组分渐变SiGe过渡层的组分梯度和适当优化弛豫SiGe层的外延生长工艺，有效地降低了表面粗糙度和位错密度.与Ge组分突变相比，采用线性渐变组分后，应变硅材料表面粗糙度从3.07nm减小到0.75nm，位错密度约为5E4cm-2，表面应变硅层应变度约为0.45%.     

应用400℃低温Si技术制备应变Si沟道pMOSFET

在利用分子束外延方法制备Si Ge p MOSFET中引入了低温Si技术.通过在Si缓冲层和Si Ge层之间加入低温Si层,提高了Si Ge层的弛豫度.当Ge主分为2 0 %时,利用低温Si技术生长的弛豫Si1 - x Gex 层的厚度由UHVCVD制备所需的数微米降至4 0 0 nm以内,AFM测试表明其表面均方粗糙度(RMS)小于1.0 2 nm.器件测试表明,与相同制备过程的体硅p MOSFET相比,空穴迁移率最大提高了2 5 % .     

UHV/CVD法生长硅基低位错密度厚锗外延层

采用超高真空化学气相淀积系统,以高纯Si2 H6和GeH4作为生长气源,用低温缓冲层技术在Si(001)衬底上成功生长出厚的纯Ge外延层.对Si衬底上外延的纯Ge层用反射式高能电子衍射仪、原子力显微镜、X射线双晶衍射曲线和Ra-man谱进行了表征.结果表明在Si基上生长的约550nm厚的Ge外延层,表面粗糙度小于1nm,XRD双晶衍射曲线和Ra-man谱Ge-Ge模半高宽分别为530'和5.5cm-1,具有良好的结晶质量.位错腐蚀结果显示线位错密度小于5×105cm-2可用于制备Si基长波长集成光电探测器和Si基高速电子器件.     

UHV/CVD法生长硅基低位错密度厚锗外延层

采用超高真空化学气相淀积系统,以高纯Si2 H6和GeH4作为生长气源,用低温缓冲层技术在Si(001)衬底上成功生长出厚的纯Ge外延层.对Si衬底上外延的纯Ge层用反射式高能电子衍射仪、原子力显微镜、X射线双晶衍射曲线和Ra-man谱进行了表征.结果表明在Si基上生长的约550nm厚的Ge外延层,表面粗糙度小于1nm,XRD双晶衍射曲线和Ra-man谱Ge-Ge模半高宽分别为530'和5.5cm-1,具有良好的结晶质量.位错腐蚀结果显示线位错密度小于5×105cm-2可用于制备Si基长波长集成光电探测器和Si基高速电子器件.     

Si基外延Ge薄膜及退火对其特性的影响研究

采用超高真空化学气相沉积(UHV-CVD)系统,用低温Ge缓冲层技术在Si衬底上外延了张应变Ge薄膜.扫描电镜(TEM)图表明Si基外延Ge薄膜拥有低的位错密度,原子力显微镜(AFM)测试Ge层表面粗糙度仅为1.2 nm.对Si基外延Ge薄膜进行了不同温度下的退火,并用双晶X射线衍射(DCXRD)曲线和Raman谱进行...     

硅缓冲层提高选区外延生长硅基锗薄膜质量

研究了Si缓冲层对选区外延Si基Ge薄膜的晶体质量的影响。利用超高真空化学气相沉积系统,结合低温Ge缓冲层和选区外延技术,通过插入Si缓冲层,在Si/SiO_2图形衬底上选择性外延生长Ge薄膜。采用X射线衍射(XRD)、扫描电子显微镜(SEM)、原子力显微镜(AFM)表征了Ge薄膜的晶体质量和表面形貌。测试结果表明,选区外延Ge薄膜的晶体质量比无图形衬底外延得到薄膜的晶体质量要高;选区外延Ge薄膜前插入Si缓冲层得到Ge薄膜具有较低的XRD曲线半高宽以及表面粗糙度,位错密度低至5.9×10~5/cm^2,且薄膜经过高低温循环退火后,XRD曲线半高宽和位错密度进一步降低。通过插入Si缓冲层可提高选区外延Si基Ge薄膜的晶体质量,该技术有望应用于Si基光电集成。     

弛豫SiGe外延层的UHV/CVD生长

利用自制的冷壁石英腔UHV/CVD设备,600℃条件下,通过Ge组分渐变缓冲层技术,在Si(100)衬底上成功地生长出完全弛豫、无穿透位错的Si0.38Ge0.17外延层,并在其上获得了具有张应变的Si盖帽层.另外,还在550℃下生长了同样结构的样品,发现此样品厚度明显变薄,组分渐变层的应变释放不完全,位错网稀疏而且不均匀,其上的Si0.83Ge0.17外延层具有明显的穿透位错.     

弛豫SiGe外延层的UHV/CVD生长

利用自制的冷壁石英腔UHV/CVD设备,600℃条件下,通过Ge组分渐变缓冲层技术,在Si(100)衬底上成功地生长出完全弛豫、无穿透位错的Si0.83Ge0.17外延层,并在其上获得了具有张应变的Si盖帽层.另外,还在550℃下生长了同样结构的样品,发现此样品厚度明显变薄,组分渐变层的应变释放不完全,位错网稀疏而且不均匀,其上的Si0.83Ge0.17外延层具有明显的穿透位错     

SOI基外延纯Ge材料的生长及表征

利用超高真空化学气相沉积系统采用低温-高温两步法外延Ge材料.我们先在低温下生长硅锗作为过渡缓冲层利用其界面应力限制位错的传播,然后在低温下生长的纯锗层,接着高温生长纯锗,最后在SOI基上成功的外延出了高质量的纯锗层,测试结果表明厚锗层的晶体生长质量很好,芯片表面也很平整,表面粗糙度5.5nm.     

干法氧化制备SiGe弛豫缓冲层及其表征

SiGe弛豫缓冲层是高性能Si基光电子与微电子器件集成的理想平台.通过1000℃干法氧化组分均匀的应变Si0.88Ge0.12层,在Si衬底上制备了表面Ge组分大于0.3,弛豫度大于95%,位错密度小于1.2×105cm-2的Ge组分渐变SiGe弛豫缓冲层.通过对不同氧化时间的样品的表征,分析了氧化过程中SiGe应变弛豫的主要机制.     

干法氧化制备SiGe弛豫缓冲层及其表征

SiGe弛豫缓冲层是高性能Si基光电子与微电子器件集成的理想平台.通过1000℃干法氧化组分均匀的应变Si0.88Ge0.12层,在Si衬底上制备了表面Ge组分大于0.3,弛豫度大于95%,位错密度小于1.2×105cm-2的Ge组分渐变SiGe弛豫缓冲层.通过对不同氧化时间的样品的表征,分析了氧化过程中SiGe应变弛豫的主要机制.     

外延GaN基薄膜表面应变演变RHEED分析

介绍了反射式高能电子衍射仪(RHEED)衍射原理以及半导体薄膜表面原子间距与其衍射图像间距成反比例关系。分析了采用ECR-PEMOCVD生长技术,在α-Al2O3衬底上低温外延GaN基薄膜(氮化层、缓冲层、外延层)工艺过程。通过对RHEED图像分析软件获取不同工艺过程中的外延薄膜衍射条纹间距的数据分析、计算、比较,得到薄膜表面衍射图像间距的大小,依据RHEED衍射图像与原子面间距之间的对应关系,分析薄膜表面的应变状态演变情况。分析计算结果表明生长20min氮化层、20min缓冲层的表面原子层处于压应变状态,而生长180min的AlN外延层,表面则处于完全弛豫状态。     

应用400℃低温Si技术制备应变Si沟道pMOSFET

在利用分子束外延方法制备SiGe pMOSFET中引入了低温Si技术.通过在Si缓冲层和SiGe层之间加入低温Si层,提高了SiGe层的弛豫度.当Ge主分为20%时,利用低温Si技术生长的弛豫Si1-xGex层的厚度由UHVCVD制备所需的数微米降至400nm以内,AFM测试表明其表面均方粗糙度(RMS)小于1.02nm.器件测试表明,与相同制备过程的体硅pMOSFET相比,空穴迁移率最大提高了25%.     

基于异变缓冲层与应变层超晶格的InP/GaAs异质外延

利用低压金属有机化学气相沉积技术, 开展InP/GaAs异质外延实验。由450 ℃生长的低温GaAs层与超薄低温InP层组成双异变缓冲层, 并进一步在正常InP外延层中插入In1-xGaxP/InP(x=7.4%)应变层超晶格。在不同低温GaAs缓冲层厚度、应变层超晶格插入位置及应变层超晶格周期数等条件下, 详细比较了InP外延层(004)晶面的X射线衍射谱, 还尝试插入双应变层超晶格。实验中, 1.2 μm和2.5 μm厚InP外延层的ω扫描曲线半峰全宽仅370 arcsec和219 arcsec; 在2.5 μm厚InP层上生长了10周期In0.53Ga0.47As/InP 多量子阱, 室温PL谱峰值波长位于1625 nm, 半峰全宽为60 meV。实验结果表明, 该异质外延方案有可能成为实现InP-GaAs单片光电子集成的一种有效途径。     

Si1-xGex:C缓冲层上Ge薄膜的CVD外延生长

用化学气相沉积方法,在Si(100)衬底上生长Si1xGex:C合金作为缓冲层,继而外延生长了Ge晶体薄膜.根据AES测量结果可以认为,缓冲层包括由衬底中的Si原子扩散至表面与GeH4,C2H4反应而生成的Si1-xGex:C外延层和由Si1-xGex:C外延层中Ge原子向衬底方向扩散而形成的Si1-xGex层.缓冲层上外延所得Ge晶体薄膜晶体取向较为单一,其厚度超过在Si上直接外延Ge薄膜的临界厚度,且薄膜中的电子迁移率与同等掺杂浓度(1.0×1019 cm-3)的体Ge材料的电子迁移率相当.