一种65nm CMOS互连线串扰分布式RLC解析模型

基于65nm CMOS工艺,综合考虑电容耦合与电感耦合效应,提出了一种互连线耦合串扰分布式RLC解析模型.采用函数逼近理论与降阶技术,在斜阶跃输入信号下,提出了被干扰线远端的串扰数值表达式.基于65nm CMOS工艺,对不同的互连耦合尺寸下的分布式RLC串扰解析模型和Hspice仿真结果进行了比较,误差绝对值都在2.50%内,能应用于纳米级SOC的计算机辅助设计.     

一种65nm CMOS互连线串扰分布式RLC解析模型

基于65nm CMOS工艺,综合考虑电容耦合与电感耦合效应,提出了一种互连线耦合串扰分布式RLC解析模型.采用函数逼近理论与降阶技术,在斜阶跃输入信号下,提出了被干扰线远端的串扰数值表达式.基于65nm CMOS工艺,对不同的互连耦合尺寸下的分布式RLC串扰解析模型和Hspice仿真结果进行了比较,误差绝对值都在2.50%内,能应用于纳米级SOC的计算机辅助设计.     

IC中多余物缺陷对信号串扰的定量研究

该文研究了铜互连线中的多余物缺陷对两根相邻的互连线间信号的串扰,提出了互连线之间的多余物缺陷和互连线之间的互容、互感模型,用于定量的计算缺陷对串扰的影响。提出了把缺陷部分单独看作一段RLC电路模型,通过提出的模型研究了不同互连线参数条件下的信号串扰,主要研究了铜互连线的远端串扰和近端串扰,论文最后提出了一些改进串扰的建议。实验结果证明该文提出的信号串扰模型可用于实际的电路设计中,能够对设计人员设计满足串扰要求的电路提供指导。     

串扰约束下超深亚微米顶层互连线性能的优化设计

优化顶层互连线性能已成为超深亚微米片上系统(SOC)设计的关键.本文提出了适用于多个工艺节点的串扰约束下顶层互连线性能的优化方法.该方法由基于分布RLC连线模型的延迟串扰解析公式所推得.通过HSPICE仿真验证,对当前主流工艺(90nm),此优化方法可令与芯片边长等长的顶层互连线(23.9mm)的延时减小到182ps,数据总线带宽达到1.43 GHz/ μ m,近邻连线峰值串扰电压控制在0.096V_dd左右.通过由本方法所确定的各工艺节点下的截面参数和性能指标,可合理预测未来超深亚微米工艺条件下顶层互连线优化设计的发展趋势.     

深亚微米工艺下互连线串扰问题的研究与进展

集成电路工艺发展到深亚微米技术后,互连线串扰问题变得越来越严重,尤其在千兆赫兹的设计中,耦合电感的影响不能忽略.插入屏蔽的操作成为减小耦合电感噪声的有效方法.文中首先介绍共面、微带状线和带状线三种互连结构下的电感耦合特性,然后分别介绍了基于共面互连结构的用于计算互连线噪声的Keff模型和RLC精确噪声模型.实验表明两种模型都有很高的精确度,在解决互连线串扰的物理设计中有广泛的应用.     

耦合传输线信道传输矩阵建模及串扰抵消效果分析

针对高速互连系统中传输线上的串扰问题,基于电磁耦合理论,研究了耦合传输线信道传输矩阵的性质,建立了以下两种情况的耦合传输线信道传输矩阵模型及其矩阵分解形式,分别是：（1）考虑受扰线两边各一条相邻微带线对受扰线的串扰;（2）考虑受扰线两边各两条相邻微带线对受扰线的串扰.给出了上述两种情况下基于耦合传输线信道传输矩阵分解形式的串扰抵消方案,并利用仿真工具ADS对其进行了验证.结果表明：信号抖动和失真大幅下降,串扰抵消效果良好,并且第二种情况下的串扰抵消效果优于第一种情况.该结果说明了在基于耦合传输线信道传输矩阵进行串扰抵消时,考虑两边各两条相邻微带线的串扰效果较好,对保持高速信号完整性具有一定的实际应用价值.     

工艺随机扰动下非均匀RLC互连线串扰的谱域方法分析

 考虑工艺随机扰动对互连线传输性能的影响,建立了互连线随机扰动模型,提出了一种基于谱域随机方法的互连线串扰分析新方法.该方法将具有随机扰动的耦合互连线模型在线元分析阶段进行解耦,分别采用随机伽辽金方法(SGM)和随机点匹配方法(SCM)进行串扰分析.最后,利用复逼近给出工艺随机扰动下互连线串扰噪声的解析表达式.实验结果表明本文方法不仅可以对工艺随机扰动下的非均匀耦合互连线串扰进行有效估计,相较于SPICE仿真还具有更高的计算效率.     

深亚微米VLSI电路中互连线的几何优化设计

基于三维 L aplace方程的 Silvaco Interconnect3D模拟程序数值解 ,对互连寄生电容进行了计算 ,其结果用于 0 .2 5μm CMOS技术互连延迟及串扰的 SPICE模拟中。模拟结果表明 ,基于W/ P=0 .3～ 0 .4的布线准则可以获得最优的互连延迟与串扰 (Crosstalk)特性 ,通过优化互连线及驱动管的几何尺寸可以显著地减小互连线的延迟及串扰噪声。     

超深亚微米集成电路串扰估计及优化

采用RLC模型来估计互连线间的耦合噪声并对模拟结果进行分析,在此基础上,提出了几种不同的算法实现了带串扰约束的集成电路布线结果调整.     

超深亚微米集成电路串扰估计及优化

采用RLC模型来估计互连线间的耦合噪声并对模拟结果进行分析,在此基础上,提出了几种不同的算法实现了带串扰约束的集成电路布线结果调整.     

VLSI电路中互连线的延迟及串扰的数值模拟

用数值计算方法详细地模拟了VLSI电路中金属互连线的延迟及串扰.模拟结果表明:互连线宽W同互连线节距P之比W/P=0.5~0.6是获得最小时间延迟并满足串扰限制的最佳尺寸,模拟还给出了用铜代替铝金属线及用low-k电介质(ε_low-k=0.5ε_SiO2)代替SiO₂后,延迟及串扰的改善程度.     

一种抑制总线串扰的自适应时空编码方法

片上总线互连线间逐步增强的线间耦合效应加剧了总线信号串扰.本文根据互连线串扰模型,提出先传送奇数位信息,再传送偶数位信息,双时钟周期发送恶性串扰总线数据的自适应时间编码方法.在消除恶性串扰的同时,减小了总线自翻转能耗.并结合码本编码,获得一种自适应时空编码方法.仿真结果显示该方法的时间节省率达到30%以上,能耗节省率为4%～38%.对于32位数据总线,该方法仅需6根冗余线.     

两相邻耦合RC互连的串扰效应及其抑制

随着深亚微米设计的发展,互连线串扰变得更加严重.文中分析了深亚微米集成电路设计中对两相 邻耦合RC互连串扰的成因,论述了在设计中抑制串扰一般方法.     

高速互连线间的串扰规律研究

信号完整性中的串扰问题是目前高速电路设计中的难点和重点问题.利用高速电路仿真软件HSPICE和MATLAB软件,对高速电路中的互连线串扰模型进行了仿真分析,总结了三种变化因素下互连线问的串扰规律,对部分串扰规律进行了探索性的研究.     

VLSI设计规划中互连串扰的峰值估计

提出了一组新的基于RLC模型的VLSI互连串扰峰值估计公式.根据高速VLSI互连特性建立了混πRLC模型,推导出分量匹配法3阶系数的精确表达式,得到了只与R、L、C分布参数有关的互连线串扰峰值估计公式.计算实验表明,该公式与SPICE仿真结果符合得较好.将该估计公式嵌入各种综合引擎和工具,能够在高速、高密度、大规模集成电路的设计阶段预测信号性能.     

深亚微米工艺下互连线串扰问题的研究与进展

集成电路工艺发展到深亚微米技术后,互连线串扰问题变得越来越严重,尤其在千兆赫兹的设计中,耦合电感的影响不能忽略.插入屏蔽的操作成为减小耦合电感噪声的有效方法.文中首先介绍共面、微带状线和带状线三种互连结构下的电感耦合特性,然后分别介绍了基于共面互连结构的用于计算互连线噪声的Keff模型和RL C精确噪声模型.实验表明两种模型都有很高的精确度,在解决互连线串扰的物理设计中有广泛的应用     

碳基无源器件研究进展综述

碳纳米材料具有诸多独特的物理特性,如极大的热导率和载流容量.根据国际半导体技术发展路线图给出的预测,碳纳米材料可望取代传统硅和铜材料成为下一代集成电路的基础材料.本文针对碳纳米材料在无源电子器件方面的发展现状和应用前景,详细讨论了碳纳米管、石墨烯纳米带等碳基纳米互连结构的电学特性.进而,简要评述了片上电感、电容器等碳基高频无源器件,并介绍了碳纳米材料在集成电路热管理方面的应用.     

树状电路信号完整性符号化分析方法与应用

RLC树状电路的信号传输特性可以利用电路的高阶矩描述。电路的矩可以通过数值递归算法和符号化方法求得,其中基于矩决策图的符号化求解算法利用了决策图的共享特性,将大规模电路的矩进行符号化表示。通过引入树状电路之间的耦合电容和互感,利用电源分割理论,将树状电路矩的符号化算法进行推广,并构造一个耦合RLC树状电路的符号化仿真器,对耦舍互连线的信号完整性进行高效的分析和仿真。最终论证耦合RLC树状电路的串扰与电路参数之间的关系。     

一种基于目标延迟约束缓冲器插入的互连优化模型

基于分布式RLC传输线,提出在互连延迟满足日标延迟的条件下,利用托格朗日函数改变插入缓冲器数目与尺寸来减小互连功耗和面积的优化模型.在65nm CMOS工艺下,对两组不同类型的互连线进行计算比较,验证该模型在改善互连功耗与面积方面的优点.此模碰更适合全局瓦连线的优化,而且互连线越长,优化效果越明显,能够应用于纳米级SoC的计算机辅助设计和集成电路优化设计.     

WDM动态光学交叉互连中同源串扰的研究

研究了在波分复用（ＷＤＭ）全光网中,串扰对动态路由光交叉互连（ＯＸＣ）性能的影响。理论分析指出,在动态路由的ＯＸＣ中,由于信号光泄漏后经过不同的光路而造成的同源串扰对系统性能的影响要比其他类型的串扰影响大。还提出了一种新的解决方案。理论计算表明,这种优化后的ＯＸＣ结构能够有效地减小同源串扰的影响,从而以很小的硬件成本提高ＯＸＣ的性能。