基于施密特比较器的高可靠上电复位电路

设计了一款基于施密特比较器的上电复位电路.采用带隙基准源作为施密特比较器的输入参考电压,使电源监控电路具有更加准确的检测电压.给出一个新型结构的延时电路,与传统的RC延时电路相比,在相同的延时下减小了芯片面积.应用数字辅助延时单元,使复位脉冲宽度可控.基于VIS 0.35 μm CMOS工艺,在3.3 V电源电压下进行Cadence Spectre仿真.结果表明,在高电源纹波、上电缓慢、快速掉电/上电等极端情况下,该电路均具有较高的可靠性.     

基于RRAM延时单元的PUF设计

随着技术的发展，信息安全受到了很大挑战.物理不可克隆函数（Physically Unclonable Function，PUF）电路是一种新型的密钥生成电路，阻变存储器（Resistive Random Access Memory，RRAM）可以为其提供物理随机熵源，这使得PUF在物理上不可被攻击.但目前在基于RRAM的PUF设计方案中，RRAM延时单元的测试响应对（Challenge Response Pair，CRP）效率并不够高.本文提出一种基于RRAM延时单元的PUF结构，延时单元将RRAM的阻值输出到反向器中，形成脉冲的延迟，最后通过判决器判断两路脉冲达到顺序并编码为"0"和"1"，这就是PUF的输出位.基于RRAM延时单元，本文设计了8位、16位、32位、64位PUF，这些PUF在保证良好的随机性、稳定性、唯一性的前提下，大大提高了PUF的RRAM单元效率.实验结果表明：该设计能够有效的提高RRAM使用效率，使得PUF能够更好地防止外界的攻击.     

基于反向遍历组合单元BDD的延时参数激励波形自动生成算法

本文研究了深亚微米工艺条件下单元特征参数提取和建模的激励生成，提出了一种基于反向遍历组合单元BDD的延时参数激励波形生成算法。该算法通过分析组合单元延时参数激励波形的特征和单元BDD的特征，推导了组合单元延时激励波形的生成定理，给出了基于该定理的组合单元延时激励波形生成算法。算法能快速完备地生成延时参数的激励波形，避免了复杂的布尔函数运算，提高了激励波形的生成效率。     

基于晶闸管型延迟单元的芯片指纹PUF电路

提出一种面向芯片指纹应用的物理不可克隆函数(PUF)电路,包括基于晶闸管型延迟单元的工艺敏感电路、时间偏差放大器和时间偏差比较器三个部分。工艺敏感电路由两个相同的晶闸管型延迟单元组成。晶闸管型延迟单元对工艺变化非常敏感,而在电源电压与温度变化时稳定性较强,可有效改善PUF电路的唯一性与稳定性。时间偏差放大器对工艺敏感电路输出的微弱延时差进行放大,减小延时差对噪声和时间偏差比较器精度的敏感性,使比较器能够产生稳定的输出,进一步提高PUF电路的稳定性。基于0.18 μm CMOS工艺,对电路进行设计与仿真。结果表明,PUF电路的输出具有良好的海明距离统计分布特征,当温度在－40 ℃~100 ℃范围、电源电压在1.7~1.9 V范围变化时,PUF电路的稳定性可达95.8%。     

一种可靠的芯片指纹PUF电路

本文引入一种可靠的芯片指纹物理不可克隆函数（Physical Unclonable Function）电路.该PUF包括基于电流饥饿型延迟单元的工艺敏感电路、时间偏差放大器、时间偏差比较器、表决机制与扩散算法五个部分.通过捕获制造工艺的偏差,每一个工艺敏感电路可以稳定产生两路具有微弱延时差的延迟信号,然后比较生成指纹ID;设计一种新型的扩散算法改善PUF的唯一性,引入时间偏差放大器与表决机制增强PUF相对于温度与电源电压变化的稳定性.文中PUF在0.18μm CMOS工艺下实现.仿真结果表明,该PUF的输出具有均匀统计分布特征,同时在温度从-40℃至100℃,电源电压从1.7V至1.9V变化条件下,其输出ID具有97.5%的稳定性.     

亚阈值电路单元延时波动统计建模方法

集成电路产业的不断发展以及行业对高能效的不断追求使得工艺尺寸不断缩小，越来越多的电路工作在亚阈值区，工艺参数波动导致电路延时呈现非高斯分布。统计静态时序分析作为先进工艺下用于分析时序的新手段，采用将工艺参数和延时用随机变量表示的方法，可以加速时序收敛，显示预期成品率。文章主要研究了亚阈值电路单元延时波动的统计建模方法。分别对单时序弧和多时序弧的蒙特卡洛金标准数据进行建模研究。提出了单时序弧单元延时的分布拟合统计建模方法，其误差小于6.30%。提出了多时序弧单元延时人工神经网络统计建模方法，其误差小于4.95%。     

三输入异步电路控制单元的设计实现

提出了一种新型多输入异步电路控制单元的设计方案,分析了电路的工作原理,基于0.6 μm的标准CMOS工艺实现了该电路的管级电路设计,介绍了如何根据具体应用要求调节电路参数.最后,针对不同的负载和延时情况给出了HSPICE 的仿真数据和对比曲线.仿真结果表明,该单元的最高工作频率可以达到约1.8 GHz.     

一种用于FPGA的快速锁定全数字延时锁定环的设计实现

本文提出了一种用于FPGA中DDR SDRAM控制器的接口快速锁定的全数字延时锁定环。该电路对数据选择脉冲(DQS)实现90度的相位偏移。为了实现延时锁定环的快速锁定,同时解决了错误锁定的问题,本文提出了一种新颖的数字时间转换器的结构。在延时环路中设计了占空比纠正电路,实现50％的占空比输出。该延时锁定环电路采用0.13μm标准CMOS工艺设计制作。测试结果表明,工作频率范围为75MHz～350MHz,数字控制延时链(DCDL)的调节精度为15ps,并且电路的闭环特性能跟踪电压、温度等环境的变化。     

一款具有快速上升时间的可均衡激光发射机

面向直接飞行时间测量的3D图像传感器应用,设计了一种具有快速上升/下降时间,输出电流脉冲可配置的阵列型VCSEL(Vertical Cavity Surface Emitting Laser)激光发射机.输出级采用直流耦合驱动电路结构,无需额外的偏置电压和分立元件;4 bit可编程均衡脉冲电路实现了不同高度或宽度的均衡电流,改善了激光驱动器输出电流的上升时间,提高了脉冲信号的完整性和飞行时间的计算精度;同时采用4 bit电流型数模转换器控制不同的输出电流,以实现不同的输出光功率;脉冲产生电路由多个延时单元、选择器和触发器构成,输出不同宽度的脉冲信号,实现了不同大小的平均电流.该电路基于CMOS 65nm工艺实现,电源电压为3.3V,后仿结果表明此发射机可以输出100～500 mA电流,在10 MHz脉冲频率时,脉冲信号实现1.09～17.38 ns可调,其上升时间为270 ps,下降时间为90 ps.均衡电路脉冲信号实现220ps～3.48ns可调,输出级最大输出电流的平均功率为0.15 W.     

一种高精度大动态范围的距离模拟脉冲发生方法研究

现有的产生距离模拟脉冲的方法中,数字延时电路只能达到ns量级的精度,模拟延时电路的延时范围又不足够作为距离模拟脉冲的使用,为了实现高精度大动态范围的延时,来产生激光测距仪的距离模拟脉冲,在研究了现有方法的基础上,采用了数模结合的方案,设计了一种同时满足高精度和大动态范围的延时脉冲信号发生电路,并对其精度和重复性进行了测试,可以实现2 s～4 ms 的延时范围并具有0.1 ns的延时精度,即可以模拟300 m～600 km的距离并具有 1.5 cm的距离精度。解决了现有的距离模拟电路无法同时满足高精度、大动态范围的矛盾。     

基于0.18μm CMOS工艺的低温漂低功耗延时电路

基于0.18μm CMOS工艺设计了一款低温漂延时电路,适用于不能使用锁相环电路又对信号传输精度有要求的低功耗传感检测应用。采用正温度系数的偏置电压,通过电流镜为延时电路提供一个正温度系数的偏置电流,利用偏置电流约束电路的延时温漂,实现温漂粗调。采用数字时间转换器,通过外部输入配置,对粗调后的延时进行动态细调,使得延时电路具有更高的动态稳定性和更低的温漂特性。电路测试结果表明,在3.3 V的电源电压下,-55～125℃内延时电路的温度系数为125×10^-6/℃,静态功耗仅为0.72 mW。     

一种用于GFSK信号解调的自校准时间数字转换器

设计了一种用于解调GFSK信号的时间数字转换器(Time Digital Converter,TDC),该时间数字转换器主要由延时链、D触发器、延时校准电路等组成.TDC对中频信号进行采样,将信息从频率信号转换到二进制码.延时校准电路保证延时单元的延时准确.TDC采用TSMC 0.18μm CMOS工艺实现,版图面积为0.08mm2.仿真结果表明,TDC的最大微分非线性为0.07LSB,最大积分非线性为-0.17LSB,功耗0.9mW,最大抗频率失调范围为±350kHz.     

一种用于激光脉冲测距的恒比定时电路

在激光雷达接收电路中,采用固定阈值比较器得到激光脉冲返回时间时,不同峰值回波信号会产生时间漂移。在传统恒比定时(CFD)电路的基础上,提出了一种窄脉冲延时电路,以替代传统RC延时结构。引入了右半平面零点,在保持增益基本不变的情况下产生相位滞后,保证信号波形不变,从而降低时间漂移效应。该CFD电路基于0.18 μm CMOS工艺进行设计。仿真结果表明,在窄脉冲输入信号的上升和下降时间均为3 ns、总脉宽为16 ns时,输出信号的延时为2.05 ns。输入信号幅值范围为100~300 mV时,该CFD电路的输出上升沿翻转时间的漂移误差仅为73.6 ps。     

工艺偏差下基于功耗与延时的硬件木马检测有效性分析

首先简述了硬件木马以及现有的硬件木马检测方法,之后考虑了工艺偏差对硬件木马检测的影响;工艺偏差的存在对电路功耗和延时等都会造成一定的影响,从而在一定程度上掩盖了硬件木马电路引起的功耗和延时特征变化.实验中针对AES加密核心S-box电路设计植入了一种基于组合电路的功能型硬件木马电路,并在40 nm工艺下利用HSPICE模拟不同大小硬件木马电路下S-box电路功耗轨迹和延时数据,在不同工艺模式下分析基于功耗与延时检测木马的有效性.结果显示,基于延时的硬件木马检测方法在木马规模较小时更能有效实现硬件木马检测.当木马规模增大时,基于功耗的检测方法的优势更明显,其抗工艺偏差干扰的能力会更强.     

面向算术单元的FPGA工艺映射算法

本文提出了一种针对算术单元的FPGA工艺映射算法ArithM.实验结果表明,与公认ABC中的黑盒子映射算法相比,本文算法能平均减少逻辑单元面积7%,减少电路关键路径延时5%.ArithM采用了单元共享、平衡算术链以及吸收邻近节点三种方法来优化算术资源.     

APD单光子计数的主动抑制系统

设计了一种主动抑制系统,用以控制APD在单光子计数检测时的死区时间。该系统主要利用ECL(射随耦合逻辑)电平电路对雪崩脉冲进行快速甄别从而判断光子到来与否,再将比较器输出的脉冲通过整形处理输出给延时电路,利用CPLD搭建延时电路,输出两路延时脉冲,两路延时脉冲分别输出给主动抑制电路和快恢复电路,以完成APD死区时间的控制。此主动抑制系统,有效地将死区时间缩短在45 ns;将光子计数率提高到20 MHz。     

用于UHF射频识别的时钟电路和调制电路

文章实现了用于UHF频段的射频识别（RFID）标签的时钟恢复电路和反向散射调制信号产生电路。电路由电流源和延时单元两部分组成。由于RFID在不同工作条件下工作电压会有所不同．因此文章特别优化了用于延时电路的电流源电路，使得在各种工作电压下的延时值近似不变。电路在0．18微米工艺下实现．各种条件下仿真所得到的延时参数偏差在5％左右，表明电路指标满足设计要求。     

一种基于65 nm CMOS工艺的3抽头前馈均衡器

高速串行接口技术是当前高速数据传输的关键技术之一,而前馈均衡器(FFE)是高速串行接口中的重要模块电路。设计了一款工作在40 Gb/s、用于高速串口发送端的前馈均衡器;分析了FFE求和模块、延时模块对均衡效果的影响;采用LC网络作为延时单元,并通过设计闭环反馈控制来控制延时时间,解决了高速均衡电路的延时实现问题。电路采用TSMC 65 nm CMOS工艺进行设计和仿真,后仿真结果表明,在40 Gb/s数据传输时,该3抽头FFE电路具有20 dB的均衡能力;在TT_27 ℃工艺角、1.0 V电源电压下,电路功耗为51.52 mW。     

阻变型非易失性存储器单元电路结构设计与Spice仿真

为进一步确定阻变型非易失性存储器的擦写速度、器件功耗和集成度等实用化的性能指标,设计RRAM存储器单元电路结构,并使用HSpice软件分别对RRAM存储器单元结构电路的延时和功耗性能进行仿真.同时,通过仿真对双极型和单极型两种电阻转变类型及器件工艺进行比较和分析,确定1T1R结构电路单元适用于双极型阻变型非易失性存储器件,并且电路仿真的结果为阻变型非易失性存储器的进一步实用化提供了参考.     

激光脉冲测距双阈值时刻判别技术研究

在脉冲式激光测距技术中,回波信号幅度和上升时间变化引起的时间晃动误差是影响激光测距精度的主要因素之一.针对时间晃动误差带来的测距精度低的难题,在分析了时间晃动误差和总结一般时刻判别技术的基础上,设计了由高速比较电路,单稳态脉冲展宽电路、脉冲延时电路和快符合电路组成的双阈值时刻判别电路,并对电路进行了误差分析.与一般的时...