电荷再分配SAR ADC低能耗电容阵列Matlab模型

为了减小SAR ADC的功耗和面积,结合SAR ADC无源元件的匹配理论,采用理论分析推导及Matlab建模验证的方式,针对多种电荷再分配型SAR ADC,对其中电容阵列的能量损耗进行比较和讨论.在分析传统电荷再分配结构以及近期文献提出的两种低能耗结构(电容拆分结构和两步式结构)的基础上,提出一种结合双端采样和单位电容缩放的新型转换结构,与其他几种结构相比较,该新型结构在能耗和面积上都得到了显著优化,并且工艺实现也非常方便,适合低功耗片上系统的应用.     

一种基于90nm工艺的10位电荷再分配型逐次逼近模数转换器IP

在比较了三种不同的分段式全电容D/A结构的基础上,介绍了一种10 bit电荷再分配型逐次逼近A/D转换器IP的设计.该转换器采用UMC 90 nm SP-RVT CMOS工艺.该转换器IP的特点是采用了一种利用边缘效应的边缘电容器来代替代价昂贵的PIP和MIM电容器,提高了该IP的工艺兼容性,降低了成本.后仿真结果显示,此A/D转换器在1 Msam-ple/S的速度下,有效位数可达9.6 bit,功耗仅为500μW.     

一种用于高速高精度A/D转换器的时钟自举电路

设计了一种双电容结构时钟自举电路,分析了电路工作原理,用Cadence Spectre仿真器和0.35μm CMOS PDK进行电路前仿真和后仿真.仿真结果表明,设计的双电容结构时钟自举电路能使采样电路线性度达到110dB以上,该电路已用于16位A/D转换器的设计并流片.经测试,采用该结构的16位A/D转换器的SFDR为96.25dB(FS),信噪比为76.45dB(FS).     

采用两种转换模式的14位逐次逼近型A/D转换器

本文介绍了一种用 CMOS 工艺制作的14位逐次逼近型模数转换器。其高六位是用电阻分压来获得,低八位用电容电荷分配来实现,精度达到14位分辨率,转换器用于码声转换和语音信号处理。     

宽电压A/D、D/A转换器用BiCMOS工艺技术研究

研究和开发了一种用于宽电压A/D、D/A转换器的BiCMOS工艺。利用相关晶体管原理和公式,计算出工艺参数,再用TSUPREM4和MEDICI软件,进行工艺和器件仿真,得出精确的工艺参数。流片后对所有器件进行了测试,结果表明,开发的工艺完全符合设计要求。用此工艺制造的A/D、D/A转换器产品,其性能符合设计指标。     

高速高精度流水线ADC的快速仿真方法研究

设计了一种可以与晶体管跨导运算放大器特性高度比拟的运放宏模型.用该宏模型替换采样/保持电路和MDAC模块中的晶体管级放大器电路,进行FFT分析;在仿真结果相差3.2%的情况下,仿真时间为原来的1.7%,大大缩短了流水线ADC的验证周期.在该方法的指导下,设计了一个10位20 MS/s 流水线A/D转换器.在2.3 MHz输入信号下测试,该A/D转换器的ENOB为8.7位,SFDR为73 dBc;当输入信号接近奈奎斯特频率时,ENOB为8.1位.     

逐次逼近A/D转换器综述

从逐次逼近A／D转换器（SA-A／D）的工作原理出发，分别对其核心模块D／A转换器和比较器进行了讨论。SA-A／D转换器中的D／A转换器可分为电压定标、电流定标和电荷定标三种，重点分析了三种目前应用较多的并行电容、分段电容和RC混合结构。SA-A／D转换器中的比较器可分为运放结构比较器和锁存（latch）比较器，实际常常使用这两种结构级联的高速高精度比较器，并配合失调校准技术，达到较高精度。最后，简要总结了SA-A／D转换器的研究现状，阐述了其在精度、速度和功耗三个方面的发展状况。     

一种低失调CMOS比较器设计

本文在研究各种比较器失调消除技术基础上,提出了一种用于ADC电路的高速高精度比较器失调消除技术.该比较器由主动复位和共模箝位的预放大器和输出锁存器构成,通过负反馈自适应调整比较器输入失调电压,降低了开关电容沟道电荷注入和时钟馈通对比较器精度的影响.仿真结果表明,在Chartered 0.35μm COMS工艺下,电源电压3.3V,调整后的比较器失调误差为34μV,比较速率100MHz.     

一种10位10 MS/s自补偿SAR A/D转换器

基于SMIC 0.18 μm CMOS工艺,设计了一种10位自补偿逐次逼近(SAR)A/D转换器芯片。采用5+5分段式结构,将电容阵列分成高5位和低5位;采用额外添加补偿电容的方法,对电容阵列进行补偿,以提高电容之间的匹配。采用线性开关,以提高采样速率,降低功耗。版图布局中,使用了一种匹配性能较好的电容阵列,以提高整体芯片的对称性,降低寄生参数的影响。在输入信号频率为0.956 2 MHz,时钟频率为125 MHz的条件下进行后仿真,该A/D转换器的信号噪声失真比(SNDR)为61.230 8 dB,无杂散动态范围(SFDR)达到75.220 4 dB,有效位数(ENOB)达到9.87位。     

一种2.5 V 1-MS/s 12位逐次逼近A/D转换器

设计了一种低功耗、中速中精度的单端输入逐次逼近A/D转换器,用于微处理器外围接口。其D/A转换器采用分段电容阵列结构,有利于版图匹配,节省了芯片面积;比较器使用三级前置放大器加锁存器的多级结构,应用了失调校准技术;控制电路协调模拟电路完成逐次逼近的工作过程,并且可以控制整个芯片进入下电模式。整个芯片使用UMC 0.18μm混合模式CMOS工艺设计制造,芯片面积1 400μm×1 030μm。仿真结果显示,设计的逐次逼近A/D转换器可以在2.5 V电压下达到12位精度和1 MS/s采样速率,模拟部分功耗仅为1 mW。     

14位流水线A/D转换器采样电容值的优化

针对14位流水线A/D转换器中各级采样电容值的优化问题,提出了在系统模型中加入热噪声模型的方法。在14位流水线A/D转换器结构下,通过系统级仿真,得出采样保持放大器(SHA)的采样电容Cs必须大于10 pF,第一级余数放大器的采样电容必须大于2 pF,才能使有限的采样电容引起系统信噪比的衰减小于1 dB的结论。     

基于混合结构的一种高性能90nm CMOS逐次逼近A/D转换器

实现了一种10位2.5MS/s逐次逼近A/D转换器。在电路设计上采用了R-C混合结构D/A转换、伪差分比较结构以及低功耗电平转换方式实现。为了实现好的匹配性能,在版图布局上分别采用电阻梯伪电阻包围对策以及电容阵列共中心对称布局方式进行布局。整个A/D转换器基于90nm CMOS工艺实现,在3.3V模拟电源电压以及1.0V数字电源电压下,测得的DNL和INL分别为0.36LSB和0.69LSB。在采样频率为2.5MS/s,输入频率为1.2MHz时,测得的SFDR和ENOB分别为72.86dB和9.43bits。包括输出驱动在内,测得整个转换器的功耗为6.62mW。整个转换器的面积约为238um×214um。设计结果显示该转换器性能良好,非常适合多电源嵌入式SoC的应用。     

适合集成开关电容DC-DC变换器的浮地电容倍增器

针对在集成电路中制作大容量电容器的困难，提出了一种利用电流传输器提高集成电容器容量的方法，称之为连续可变浮地电容倍增器。分析了电容倍增的机理，建立了相应的关系式，在此基础上对用此浮地电容构成的一阶滤波器和开关电容DC-DC变换器进行了理论分析和PSPICE仿真。结果表明，利用电流传输器的阻抗变换作用，可使小容量的电容等效变换为较大容量的浮地电容，从而便于开关电容DC-DC变换器实现全单片集成。     

一种用于降低电容失配误差的电容选择配对技术

对于开关电容模数转换器来说,电容失配是一种主要的非线性误差源.为了减少电容失配误差,本文提出了一种差分电容选择配对技术.该技术基于差分级电路的增益误差正比于差分采样电容和与差分反馈电容和之间的相对误差的原理,通过电容比较和电容交换等电路技术,对电路中的工作电容进行选择配对来减小增益误差.概率分析和Monte Carlo仿真表明,该技术可将模数转换器的线性指标提高0.6-bit以上.与其他电容失配校准技术相比,该技术具有校准电路简单、不影响模数转换速度、对工作环境变化不敏感等特点.     

多输出谐振型开关电容变换器的设计与仿真

开关电容变换器是一种典型的无感变换器,电路中主要由开关管和电容器来实现电压变换和能量转换。由于电路中不含电感和变压器,可以大大缩小电源体积、减轻重量,并且易于在芯片上集成。随着电子设备的小型化,开关电容DC-DC变换器将具有广阔的应用前景。基于开关电容DC-DC变换器的研究现状,文中系统地阐述了多输出开关电容DC-DC变换器的工作原理和设计方法,并通过系统仿真和实验验证了该类谐振型变换器的高效性。     

Reference refreshing cyclic analog-to-digital and digital-to-analog converters

A method of cyclic analog-to-digital (A/D) and digital-to-analog (D/A) conversion using switched-capacitor techniques is described. By periodically modifying the reference voltage to compensate for the nonideal signal-transfer-loop gain, it is possible in principle to build A/D and D/A converters whose linearity is independent of component ratios and that occupy only a small die area. These converters require two moderate-gain MOS operational amplifiers, one comparator, and a few capacitors. A test chip for A/D conversion was built and evaluated. The test data show that the A/D performs as a monotonic 13-bit converter with maximum 1-LSB differential and 2-LSB integral nonlinearity.     

一种10位80 Ms/s逐次逼近A/D转换器

基于65 nm CMOS工艺,设计了一种10位80 Ms/s的逐次逼近A/D转换器。该A/D转换器采用1.2 V电源供电以及差分输入、拆分单调的DAC网络结构。采用拆分单调的电容阵列DAC,可以有效降低A/D转换所消耗的能量,缩短DAC的建立时间,降低控制逻辑的复杂度,提高转换速度;避免了由于比较器共模电平下降过多引起的比较器失调,从而降低了比较器的设计难度,改善了ADC的线性度。动态比较器降低了A/D转换的功耗。使用Spectre进行仿真验证,结果表明,当采样频率为80 MHz,输入信号频率为40 MHz时,该A/D转换器的SFDR为72 dBc。     

A high performance 90 nm CMOS SAR ADC with hybrid architecture

A 10-bit 2.5 MS/s SAR A/D converter is presented. In the circuit design, an R-C hybrid architecture D/A converter, pseudo-differential comparison architecture and low power voltage level shifters are utilized. Design chal-lenges and considerations are also discussed. In the layout design, each unit resistor is sided by dummies for good matching performance, and the capacitors are routed with a common-central symmetry method to reduce the nonlin-earity error. This proposed converter is implemented based on 90 nm CMOS logic process. With a 3.3 V analog supply and a 1.0 V digital supply, the differential and integral nonlinearity are measured to be less than 0.36 LSB and 0.69 LSB respectively. With an input frequency of 1.2 MHz at 2.5 MS/s sampling rate, the SFDR and ENOB are measured to be 72.86 dB and 9.43 bits respectively, and the power dissipation is measured to be 6.62 mW including the output drivers. This SAR A/D converter occupies an area of 238×214 μm~2. The design results of this converter show that it is suitable for multi-supply embedded SoC applications.     

利用半导体pn结结电容构成的沟道式电容器

为满足对电子系统中元器件性能提升、面积减小、成本降低等需求,利用感应耦合等离子体刻蚀技术(ICP),对低阻p型硅采用刻蚀、扩散、磁控溅射Al电极等工艺,使之形成凹槽状三维结构,制造出一种特殊的具有高密度电容量的硅基电容器。其特点是结构简单,电容量大(电容密度可达2.2×10–9F/mm2),容值可调,与现有微电子工艺兼容,可用于200MHz至数GHz的退耦或其他场合。同时由于半导体pn结固有的特性,该电容器可取代传统的贴片电容广泛用于电子系统中的退耦、滤波、匹配、静电和电涌防护等场合。     

输入输出电容对孔耦合同轴滤波器性能的影响

为了提高滤波器的电性能,研究了孔耦合两腔介质同轴滤波器的调试技术.理论上分析了耦合谐振器的频率和有载品质因数(Q)值与输入、输出电容的关系.采用介电常数εr=74的微波介质陶瓷制作了孔耦合两腔介质滤波器,通过观察反射系数(S11)波形讨论了输入、输出电容对滤波器性能的影响.结果表明,反射系数的波形和大小能直接反映出输入、输出电容的大小是否合适.最后制作出中心频率为902 MHz、通带带宽13.2 MHz、阻带衰减(f0士40 MHz)＞24.9 dB的带通滤波器.该调试技术对两腔以上介质滤波器的调试具有指导作用.