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超深亚微米集成电路中的互连问题--低k介质与Cu的互连集成技术 总被引:1,自引:1,他引:0
半导体集成电路技术的发展对互连技术提出了新的需求,互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战,其中Cu互连技术的发明是半导体集成电路技术领域中具有革命性的技术进展之一,也是互连集成技术的解决方案之一.在对互连集成技术中面临的技术与物理挑战的特点和可能的解决途径概括性介绍的基础上,重点介绍和评述了低k介质和Cu的互连集成技术及其所面临关键的技术问题,同时还对三维集成互连技术、RF互连技术和光互连技术等Cu互连集成技术之后的可能的新一代互连集成技术和未来互连技术的发展趋势给予了评述和展望. 相似文献
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随着集成电路技术的发展,单个芯片上核的数目不断增加,多核将成为芯片体系架构的未来发展趋势。核间的互连成为芯片设计中的一个关键技术。传统的片上电互连在带宽、时延、能耗和可靠性等方面都面临挑战,光互连可以很好地解决这些问题。本文对现有片上光互连的集成光电子器件发展进行了综述,在此基础上研究了一个典型的多核光互连系统,对网络结构、节点组成和通信过程等逐一进行了分析。结果表明,光互连是未来多核系统的有效互连方式。 相似文献
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当集成电路技术节点进入10 nm及以下,传统的铜(Cu)互连材料面临着阻容(RC)延迟高、电子散射强等问题,钴(Co)作为制程工艺中的新材料,以其更低的电阻率、更高的硬度和更低的平均电子自由程,成为了替代Cu作为互连材料的优选金属。化学机械抛光(CMP)是去除Co布线层多余材料,实现全局平坦化的唯一技术。而抛光液作为CMP工艺中最重要的耗材之一,其性能的好坏直接决定了晶圆的抛光效果和良品率。回顾了近年来钴互连金属材料的各种新型抛光液的国内外研究进展,讨论了不同化学添加剂对Co材料的去除速率、腐蚀抑制和表面质量的影响。同时总结了钴互连CMP抛光液面临的挑战及发展方向。 相似文献
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集成电路芯片上光互连研究的新进展 总被引:1,自引:0,他引:1
讨论了集成电路向高集成度、高工作频率和高传输速率继续发展时 ,常规金属互连出现的困难以及集成电路芯片上光互连具有的潜在优势 .介绍了组成芯片上光互连的光发射器件、光接收器件和光传输器件等三种基本器件及其与硅集成电路集成的研究新进展 .最后展望了集成电路芯片上光互连的应用前景 . 相似文献
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三维集成封装中的TSV互连工艺研究进展 总被引:2,自引:0,他引:2
为顺应摩尔定律的增长趋势,芯片技术已来到超越"摩尔定律"的三维集成时代。电子系统进一步小型化和性能提高,越来越需要使用三维集成方案,在此需求推动下,穿透硅通孔(TSV)互连技术应运而生,成为三维集成和晶圆级封装的关键技术之一。TSV集成与传统组装方式相比较,具有独特的优势,如减少互连长度、提高电性能并为异质集成提供了更宽的选择范围。三维集成技术可使诸如RF器件、存储器、逻辑器件和MEMS等难以兼容的多个系列元器件集成到一个系统里面。文章结合近两年的国外文献,总结了用于三维集成封装的TSV的互连技术和工艺,探讨了其未来发展方向。 相似文献
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钴(Co)具有较低的电阻率、良好的热稳定性、与铜(Cu)粘附性好等优点,可以替代钽(Ta)成为14 nm以下技术节点集成电路(IC) Cu互连结构的新型阻挡层材料。化学机械抛光(CMP)是唯一可以实现Cu互连局部和全局平坦化的方法,也是决定Co基Cu互连IC可靠性的关键技术。柠檬酸含有羟基,在电离后对金属离子有较强的络合作用,成为Co基Cu互连CMP及后清洗中的主要络合剂。文章评述了柠檬酸在Cu互连CMP及后清洗中的应用和研究进展,包括柠檬酸对Cu/Co去除速率选择比、Co的表面形貌以及Co CMP后清洗中Co表面残留去除等方面的影响,并展望了络合剂及Cu互连阻挡层CMP的发展趋势。 相似文献
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集成电路片内铜互连技术的发展 总被引:8,自引:0,他引:8
论述了铜互连取代铝互连的主要考虑,介绍了铜及其合金的淀积、铜图形化方法、以及铜与低介电常数材料的集成等。综述了ULSI片内铜互连技术的发展现状。 相似文献
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铜互连布线及其镶嵌技术在深亚微米IC工艺中的应用 总被引:4,自引:0,他引:4
近几年来 ,随着 VLSI器件密度的增加和特征尺寸的减小 ,铜互连布线技术作为减小互连延迟的有效技术 ,受到人们的广泛关注。文中介绍了基本的铜互连布线技术 ,包括单、双镶嵌工艺 ,CMP工艺 ,低介电常数材料和阻挡层材料 ,及铜互连布线的可靠性问题 相似文献
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Seongho Park Sue Ann Bidstrup Allen Paul A. Kohl 《Journal of Electronic Materials》2008,37(10):1534-1546
Air-gaps are the ultimate low-k material in microelectronics due to air having a low dielectric constant close to 1.0. The interconnect capacitance can further
be reduced by extending the air-gaps into the interlayer dielectric region to reduce the fringing electric field. An electrostatic
model (200 nm half-pitch interconnect with an aspect ratio of 2.0), was used to evaluate the dielectric properties of the
air-gap structures. The incorporation of air-gaps into the intrametal dielectric region reduced the capacitance by 39% compared
with SiO2. Extending the air-gap 100 nm into the top and bottom interlayer SiO2 region lowered the capacitance by 49%. The ability to fabricate air-gaps and ‹extended air-gaps’ was demonstrated, and the
capacitance decrease was experimentally verified. Cu/air-gap and extended Cu/air-gap interconnect structures were fabricated
using high-modulus tetracyclododecene (TD)-based sacrificial polymer. The aspect ratio of the air-gap was 1.8 and the air-gap
was extended 80 nm and 100 nm into the top and bottom interlevel SiO2 region, respectively. The measured effective dielectric constant (k
eff) of the Cu/air-gap and the extended Cu/air-gap structures with SiO2 interlevel dielectric was 2.42 and 2.17, respectively. The effect of moisture uptake within the extended Cu/air-gap structure
was investigated. As the relative humidity increased from 4% to 92%, the k
eff increased by 7%. Hexamethyldisilazane was used to remove adsorbed moisture and create a hydrophobic termination within the
air-cavities, which lowered the effect of humidity on the k
eff. A dual Damascene air-gap and extended air-gap fabrication processes were proposed and the challenges of using a sacrificial
polymer placeholder approach to form air-cavities are compared to other integration approaches of dual Damascene air-gap. 相似文献
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光电互联技术是解决电子设备向高频率、高速度、高集成发展瓶颈的关键技术,而组装工艺技术在光电互联中处于重要地位。针对光电互联要求高精度定位、高兼容性的特点,在分析光电互联技术原理的基础上,从新的角度提出光电互联的组装工艺难题,提出组装工艺解决方案,设计关键组装工艺流程。分析表明,通过控制组装工艺关键技术参数,设计合理的组装工艺流程,能够解决所提出的新组装工艺难题,满足基于光波导的光电互联技术的组装要求。 相似文献
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优化顶层互连线性能已成为超深亚微米片上系统(SOC)设计的关键.本文提出了适用于多个工艺节点的串扰约束下顶层互连线性能的优化方法.该方法由基于分布RLC连线模型的延迟串扰解析公式所推得.通过HSPICE仿真验证,对当前主流工艺(90nm),此优化方法可令与芯片边长等长的顶层互连线(23.9mm)的延时减小到182ps,数据总线带宽达到1.43 GHz/ μ m,近邻连线峰值串扰电压控制在0.096Vdd左右.通过由本方法所确定的各工艺节点下的截面参数和性能指标,可合理预测未来超深亚微米工艺条件下顶层互连线优化设计的发展趋势. 相似文献