用于高速流水线ADC的低抖动多相时钟产生电路

设计了一种用于高速流水线ADC的多相时钟产生电路。通过采用一种高灵敏度差分时钟输入结构和时钟接收电路,降低了输入时钟的抖动。该多相时钟产生电路已成功应用于一种12位250MSPS流水线ADC,电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,面积为2.5 mm2。测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 d B,无杂散动态范围(SFDR)为81.17 d B,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 m W。     

基于0.18μm CMOS工艺的 0.23pJ/step 11.05bit 有效位 125MS/s 流水线型模数转换器

本文描述了一款基于0.18μm标准CMOS工艺设计的12位 125-MS/s 的流水线型模数转换器。为了提高采样的线性度,采用了栅压自举开关和底极板采样技术。其微分非线性和积分非线性分别为0.79 LSB和0.86 LSB。在输入频率为10.5MHz时,本模数转换器可以实现11.05bit的有效位,在输入频率接近奈奎斯特频率时,仍可以达到10.5 bit的有效位。本模数转换器工作电压为1.9V,功耗62 mW,面积1.17 mm2,其中包含片内参考电压产生电路。本模数转换器的FOM值为0.23 pJ/step。     

基于SAR-SS架构的图像传感器专用高速列级ADC设计

针对图像传感器中传统列级模数转换器(ADC)难以实现高帧频的问题,提出了一种由逐次逼近寄存器型(SAR)ADC和单斜坡型(SS)ADC组成的混合型高速列级ADC,使转换周期相较于传统的SS ADC缩短约97%;利用SAR ADC的电容实现像素的相关双采样(CDS),在模拟域做差,使CDS的量化时间缩短至一个转换周期,进一步提高了ADC的量化速度;为了保证列级ADC的线性度,提出了一种1bit冗余算法,可实现+0.13/-0.12 LSB的微分非线性和+0.18/-0.93 LSB的积分非线性。基于180nm CMOS工艺的仿真结果表明,该列级ADC在50MHz时钟下,转换周期仅为1μs,无杂散动态范围为73.50dB,信噪失真比为66.65dB,有效位数为10.78bit。     

超低功耗逐次逼近寄存器型模数转换器的设计

采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC).为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构.重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局.采用0.18 μm CMOS工艺,该ADC的信噪比(SNR)为72 dB,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40 μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB.整个ADC性能达到设计要求.     

基于0.18 CMOS工艺6blt 1GHz全并行型模数转换集成电路设计

本文介绍了一种6 bit 1GHz低电压全并行型模数转换集成电路的设计.通过对各个模块分别进行优化,并采用数字纠错和输出格雷码编码技术,10MHz输入信号在1GHz采样时有效位可达5.3bit.工作电压1.8v,最大采样速率1GHz.仿真结果表明,积分非线性和微分非线性的最大值分别小于0.4LSB和0.2LSB,1GHz采样时功耗约为500mW.芯片有源区面积0.5mm2,采用0.18μm CMOS工艺.     

一种10bit双通道流水线SAR ADC设计

为了提高模数转换器的采样频率并降低其功耗,提出一种10 bit双通道流水线逐次逼近型（SAR）模数转换器（ADC）。提出的ADC包括两个高速通道,每个通道都采用流水线SAR结构以便低功率和减小面积。考虑到芯片面积、运行速度以及电路复杂性,提出的处于第二阶段的SAR ADC由1 bit FLASH ADC和6 bit SAR ADC组成。提出的ADC由45 nm CMOS工艺制作而成,面积为0.16 mm2。ADC的微分非线性和积分非线性分别小于0.36 最低有效位（LSB）和0.67 LSB。当电源为1.1 V时,ADC的最大运行频率为260 MS/s。运行频率为230 MS/s和260 MS/s的ADC的功率消耗分别为13.9 mW和17.8 mW。     

一种16.9mW 10 bit 50 Msample/s流水线ADC IP核设计

设计了一个10位50 Msample/s流水线ADC IP核.采用SMIC 0.25 μm 1P5M数字CMOS工艺,通过使用运算放大器共享技术、电容逐级缩减技术和对单元电路的优化,使得整个IP核面积仅为0.24 mm2.仿真结果表明,在50 MHz采样率、输入信号为2.04 MHz正弦信号情况下,该ADC模块具有8.9 bit的有效分辨率,最大微分非线性为0.65 LSB,最大积分非线性为1.25 LSB,而整个模块的功耗仅为16.9 mW.     

一种用于列并行ADC的改进型栅压自举开关

CMOS图像传感器中列并行模数转换器(ADC)的面积受到严格限制,ADC采样保持电路中的栅压自举开关也必须满足每列的面积要求。在传统单电容型栅压自举开关的基础上,利用源极跟随器在降低开关导通电阻的同时提高了电路的可靠性;通过体效应补偿电路降低输入变化对导通电阻的影响;同时,在列共用偏置电路上增加控制开关,减少不必要的功耗。提出的电路使用UMC 0.11μm CMOS工艺实现,电源电压为3.3 V,仿真结果表明开关导通电阻降低了约28.6%,输入范围内电阻变化率小于1.2%,有效位数提高了1 bit,而面积只增加了15%。流片后测试结果显示,以20 MS/s的采样频率对1.97 MHz的输入进行采样,测得信噪比(SNR)、无杂散动态范围(SFDR)和有效位数(ENOB)分别为85.8 dB、71.1 dB和11.5 bit。     

一种具有纹波消除技术的10 bit SAR ADC

逐次逼近寄存器模数转换器(SAR ADC)在逐次逼近的过程中,电容的切换会使参考电压上出现参考纹波噪声,该噪声会影响比较器的判定,进而输出错误的比较结果。针对该问题,基于CMOS 0.5μm工艺,设计了一种具有纹波消除技术的10 bit SAR ADC。通过增加纹波至比较器输入端的额外路径,将参考纹波满摆幅输入至比较器中;同时设计了消除数模转换器(DAC)模块,对参考纹波进行采样和输入,通过反转纹波噪声的极性,消除参考纹波对ADC输出的影响。该设计将信噪比(SNR)提高到56.75 dB,将有效位数(ENOB)提升到9.14 bit,将积分非线性(INL)从-1～5 LSB降低到-0.2～0.3 LSB,将微分非线性(DNL)从-3～4 LSB降低到-0.5～0.5 LSB。     

用于DTMB接收机的10bit,40MS/s,72dB SFDR流水线模数转换器

介绍了一个应用于数字电视地面多媒体广播(DTMB)接收机的10-bit,40-MS/s流水线模数转换器(ADC),通过优化各级电容大小和运算放大器电流大小,在保证电路性能的同时降低了功耗.测试结果为:在40MHz采样率,4.9MHz输入信号下,可以获得9.14bit的有效位数(ENOB),72.3dB无杂散动态范围(SFDR).电路微分非线性(DNL)的最大值为0.38LSB,积分非线性(INL)的最大值为0.51LSB.电路采用0.18μm 1P6M CMOS工艺实现,电源电压为3.3V,核心面积为1mm2,功耗为78mW.     

用于DTMB接收机的10bit,40MS/s,72dB SFDR流水线模数转换器

介绍了一个应用于数字电视地面多媒体广播(DTMB)接收机的10-bit,40-MS/s流水线模数转换器(ADC),通过优化各级电容大小和运算放大器电流大小,在保证电路性能的同时降低了功耗.测试结果为:在40MHz采样率,4.9MHz输入信号下,可以获得9.14bit的有效位数(ENOB),72.3dB无杂散动态范围(SFDR).电路微分非线性(DNL)的最大值为0.38LSB,积分非线性(INL)的最大值为0.51LSB.电路采用0.18μm 1P6M CMOS工艺实现,电源电压为3.3V,核心面积为1mm2,功耗为78mW.     

一个不含有传统采样保持放大器的8位100兆采样率流水线模数转换器

本文实现了一个省去传统的采样保持模块的8位100兆采样率流水线模数转换器(ADC)。与包含传统采样保持模块的相同指标的流水线ADC相比,品质因子(FoM)和面积分别降低了21%和12%。提出了一种余量增益放大器(MDAC)中运放的闭环带宽(BWclose)的模型,并通过晶体管级仿真验证了该模型。本设计采用0.18µm 1P6M CMOS混合信号工艺实现,测试结果显示,当采样率为100兆时,输入信号1MHz和80MHz对应的分辨率分别为7.43bit和6.94位,包括内置参考电压/电流源的静态功耗为23.4mW,品质因子为0.85pJ/step,面积为0.53mm2,积分非线性(INL)和差分非线性(DNL)分别为-0.99~0.76LSB,-0.49~0.56LSB。     

1.8 V 10 bit 40 MS/s的流水线模数转换器

设计了一个10 bit,40 MS/s流水线模数转换器,适用于无线传感器网络(WSN)嵌入式芯片中.基于对电容失配的非线性影响的分析,提出了每级多比特的结构,使ADC具有很好的线性度.片内集成了参考电压源,大大减少了外围电路的数量.芯片采用SMIC 0.18μm CMOS工艺实现,在40 MS/s采样率下,电路微分非线性(DNL)最大0.42 LSB,积分非线性(INL)最大0.93 LSB,有效精度(ENOB)最高达9 bit.电路使用1.8 V电压供电,核心面积1.5mm2,核心电路功耗73 mW.     

一种16．9mW 10 bit 50 Msamle／s流水线ADCIP核设计

设计了一个10位50Msample／s流水线ADCIP核。采用SMIC0．25μm1P5M数字CMOS工艺,通过使用运算放大器共享技术、电容逐级缩减技术和对单元电路的优化,使得整个IP核面积仅为0．24mm^2。仿真结果表明,在50MHz采样率、输入信号为2．04MHz正弦信号情况下,该ADC模块具有8．9bit的有效分辨率,最大微分非线性为0．65LSB,最大积分非线性为1．25LSB,而整个模块的功耗仅为16．9mW。     

用于CMOS低中频GPS接收机的模数转换器的设计考虑与实现

首先对用于CMOS低中频GPS接收机的模数转换器(ADC)进行了设计考虑.由ADC引入的信噪比降低与四个因素有关:中频带宽,采样率,ADC的比特数及ADC的最大阈值与噪声均方根比值.在设计考虑的基础上,采用TSMC 0.25tan CMOS单层多晶硅五层金属工艺实现了一个4 bit 16.368 MHz闪烁型模数转换器,并将重点放在了前置放大器和提出的新的比较器的设计和优化上.在时钟采样率16.368 MHz和输入信号频率4.092 MHz的条件下,转换器测试得到的信噪失真比为24.7 dB,无杂散动态范围为32.1 dB,积分非线性为 0.31/-0.46LSB,差分非线性为 0.66/-0.46LSB,功耗为3.5mW.ADC占用芯片面积0.07 mm2.     

一种采用4bit MDAC的12bit流水线模数转换器

采用GF 0.18μm标准CMOS工艺,设计并实现了一种12 bit 20 MS/s流水线模数转换器(ADC)。整体架构采用第一级4 bit与1.5 bit/级的相结合的方法。采用改进的增益数模单元(MDAC)结构和带驱动能力的栅自举开关来提高MDAC的线性度和精度。为了降低子ADC的功耗,采用开关电容式比较器。仿真结果表明,优化的带驱动的栅自举开关可减小采样保持电路(SHA)的负载压力,有效降低开关导通电阻,降低电路的非线性。测试结果表明:在20 MS/s的采样率下,输入信号为1.234 1 MHz时,该ADC的微分非线性(DNL)为+0.55LSB/-0.67LSB,积分非线性(INL)为+0.87LSB/-0.077LSB,信噪比(SNR)为73.21 dB,无杂散动态范围(SFDR)为69.72 dB,有效位数(ENOB)为11.01位。芯片面积为6.872 mm2,在3.3 V供电的情况下,功耗为115 mW。     

一种全差分CMOS采样/保持电路

文章对影响采样/保持电路精度的电荷注入效应和时钟馈通效应进行了分析,提出了一种全差分CMOS采样/保持电路的设计方案,有效地消除了电荷注入效应误差和时钟馈通误差,极大地减小了其非线性误差,并保证了较高的精度。设计的电路采用TSMC 0.35μm CMOS工艺提供的PDK,在Cadence SpectreS环境下进行仿真验证。测试结果表明,电路信噪比达-81 dB,积分非线性为±0.25 LSB。该电路已运用到一种高速高精度A/D转换器中,性能良好。     

用于SOC系统的逐次逼近型ADC设计

设计了一个基于SOC系统的触摸屏逐次逼近型结构的10 bit 2Msps模数转换器(ADC)。高精度比较器和Bootstrap开关应用于设计电路中,提高了芯片速度和降低了功耗。芯片采用SMIC0.18μm 1P6M CMOS工艺流片,版图面积为0.25mm2,2MHz工作时平均功耗为3.1mW。输入频率320kHz时,信噪比(SNR)为56dB,ENOB为9.05bit,无杂散动态范围(SFDR)为66.56dB,微分非线性(DNL)为0.8LSB,积分非线性(INL)为1.4LSB。     

用于CMOS图像传感器的列并行高精度ADC

设计了一种适用于CMOS图像传感器的列并行Single-slopeADC。采用的列并行ADC,同时对多数据源并行处理,增强了数据吞吐量,特别适用于CMOS图像传感器大像素阵列的数据处理。分析了影响ADC精度的因素,并给出了减小失调的方法。该ADC在0.35μm工艺下成功流片验证,测试结果表明,该ADC,在50MS/s的高数据吞吐量下,实现了CMOS图像传感器的8bit精度的设计要求和17.35mW的低功耗,以及0.62mm2的芯片面积。ADC的DNL=0.8LSB,INL=1.096LSB。     

基于0．18 CMOS工艺6bit 1GHz全并行型模数转换集成电路设计

本文介绍了一种6bit 1GHz低电压全并行型模数转换集成电路的设计。通过对各个模块分别进行优化，并采用数字纠错和输出格雷码编码技术，10MHz输入信号在1GHz采样时有效位可达5．3bit。工作电压1．8v，最大采样速率1GHz。仿真结果表明，积分非线性和微分非线性的最大值分别小于0．4LSB和0．2LSB，1GHz采样时功耗约为500mW。芯片有源区面积0．5mm^2，采用0．18μmCMOS工艺。