基于锎源的N沟道VDMOS器件单粒子效应研究

分析了N沟道VDMOS器件的单粒子辐射损伤机理和损伤模式,讨论了VDMOS器件的单粒子辐射加固措施。使用锎源,对采取了加固措施的一款200V高压N沟道VDMOS器件进行单粒子效应试验研究。对比分析了不同漏源电压和栅源电压以及不同真空度对VDMOS单粒子效应的影响,可为VDMOS器件的单粒子辐射加固、试验验证及应用提供参考。     

基于锎源的N沟道VDMOS器件单粒子效应研究

分析了N沟道VDMOS器件的单粒子辐射损伤机理和损伤模式,讨论了VDMOS器件的单粒子辐射加固措施。使用锎源,对采取了加固措施的一款200 V高压N沟道VDMOS器件进行单粒子效应试验研究。对比分析了不同漏源电压和栅源电压以及不同真空度对VDMOS单粒子效应的影响,可为VDMOS器件的单粒子辐射加固、试验验证及应用提供参考。     

功率VDMOS器件抗SEB/SEGR技术研究进展

针对功率VDMOS器件抗单粒子辐射加固技术在空间辐射环境下的要求,从重粒子对VDMOS器件的辐射机理及作用过程出发,归纳出功率VDMOS器件抗单粒子辐射加固的三类技术:屏蔽技术、复合技术和增强技术。综述了国内外功率VDMOS器件这三类抗单粒子辐射加固技术的研究进展,为半导体器件抗单粒子辐射加固技术研究提供了参考。     

功率VDMOSFET单粒子效应研究

阐述了空间辐射环境下n沟功率VDMOSFET发生单粒子栅穿(SEGR)和单粒子烧毁(SEB)的物理机理。研究了多层缓冲局部屏蔽抗单粒子辐射的功率VDMOSFET新结构及相应硅栅制作新工艺。通过对所研制的漏源击穿电压分别为65V和112V两种n沟功率VDMOS-FET器件样品进行锎源252Cf单粒子模拟辐射实验,研究了新技术VDMOSFET的单粒子辐射敏感性。实验结果表明,两种器件样品在锎源单粒子模拟辐射实验中的漏源安全电压分别达到61V和110V,验证了新结构和新工艺在提高功率VDMOSFET抗单粒子效应方面的有效性。     

一种改善功率VDMOS单粒子栅穿的新结构研究

本文分析了VDMOS器件在空间辐照环境中的单粒子栅穿机理,并基于这种机理提出了一种可以有效改善VDMOS器件单粒子栅穿的新结构。从理论上分析了该结构在改善VDMOS单粒子栅穿效应中的作用,仿真验证该结构可以提高SEGR阈值约120%,该结构在保证VDMOS器件击穿电压保持不变的前提下,可以降低VDMOS的比导通电阻约15.5%,同时该新结构仅需要在原VDMOS器件版图的基础上使用有源区的反版来代替有源区版,应用LOCOS技术实现厚氧化层来提高SEGR阈值,工艺可加工性较强。该新结构特别适用于对辐照环境中高压VDMOS器件的研制。     

p沟VDMOS的设计及抗辐照特性研究

借助半导体仿真工具Silvaco中所提供的工艺摸拟器(Athena)和器件摸拟器(Atlas),及L-Edit版图设计工具,设计了一款击穿电压高于-90 V、阈值电压为-4 V的p沟VDMOS器件。经实际流片测试,器件的导通电阻小于200 m!,跨导为5 S,栅-源泄漏电流和零栅电压时的漏-源泄漏电流均在纳安量级水平,二极管正向压降约为-1 V。采用2-D器件仿真方法以及相关物理模型对所设计的p沟VDMOS器件的单粒子烧毁(SEB)和单粒子栅击穿(SEGR)效应进行了分析和研究,并通过对所获得的器件样片采用钴-60"射线源进行辐照实验,研究了在一定剂量率、不同总剂量水平条件下辐照对所研制的p沟VDMOS器件相关电学参数的影响情况。     

高k栅介质增强型β-Ga2O3 VDMOS器件的单粒子栅穿效应研究

以增强型β-Ga₂O₃ VDMOS器件作为研究对象,利用TCAD选择不同的栅介质材料作为研究变量,观察不同器件的单粒子栅穿效应敏感性。高k介质材料Al₂O₃和HfO₂栅介质器件在源漏电压200 V、栅源电压-10 V的偏置条件下能有效抵御线性能量转移为98 MeV·cm²/mg的重离子攻击,SiO₂栅介质器件则发生了单粒子栅穿效应(Single event gate rupture, SEGR)。采用HfO₂作为栅介质时源漏电流和栅源电流分别下降92%和94%,峰值电场从1.5×10⁷ V/cm下降至2×10⁵ V/cm,避免了SEGR的发生。SEGR发生的原因是沟道处累积了大量的空穴,栅介质中的临界电场超过临界值导致了击穿,而高k栅介质可以有效降低器件敏感区域的碰撞发生率,抑制器件内电子空穴对的进一步生成,降低空穴累积的概率。     

评价功率VDMOS器件SEB效应的畸变NPN模型

构建了一个半径为0.05μm的圆柱体,用于模拟单粒子辐射功率VDMOS器件的粒子径迹,且圆柱体内新生电子和新生空穴的数目沿圆柱体的半径方向呈高斯分布。考虑到功率VDMOS器件的SEB效应与寄生NPN具有直接关系,提出了一种畸变NPN模型,并通过合理假设,推导出功率VDMOS器件在单粒子辐射下安全漏源偏置电压的解析式。结果表明,使用解析式计算得到的SEB阈值与TCAD仿真结果吻合较好。该模型可被广泛用于功率VDMOS器件SEB效应的分析和评价,为抗辐射功率VDMOS器件的选型及评价提供了一种简单和廉价的方法。     

埋栅型SIT和VDMOS的单粒子烧毁效应对比研究

对埋栅型静电感应晶体管(SIT)和垂直双扩散MOSFET(VDMOS)的抗单粒子烧毁(SEB)能力进行了仿真对比研究。利用Medici软件,仿真得到两种器件发生SEB效应前后的漏极电流响应和发生单粒子烧毁效应的临界漏极偏压。仿真结果表明,SIT与VDMOS两种器件常态击穿分别为580 V和660 V,在栅极关断电压为-10 V下,SIT的单粒子烧毁效应临界漏极电压为440 V,远高于VDMOS关断时230 V的临界漏极电压;SIT发生SEB效应时的漏极电流数量级为10-3 A/μm,而VDMOS发生SEB效应时的漏极电流数量级为10-4 A/μm,SIT在抗SEB效应方面比VDMOS具有更大的优势。同类研究少见文献报道。对埋栅SIT样品进行了试制,样品击穿电压为530 V。     

国产中高压抗辐照功率MOSFET单粒子效应

功率金属-氧化物半导体场效应晶体管(MOSFET)空间使用时易遭受重离子轰击产生单粒子效应(单粒子烧毁和单粒子栅穿)。本文对国产新型中、高压(额定电压250 V,500 V)抗辐照功率MOSFET的单粒子辐射效应进行了研究,并采取了有针对性的加固措施,使器件的抗单粒子能力显著提升。结果表明：对250 V KW2型功率MOSFET器件进行Bi粒子辐照,在栅压等于0 V时,安全工作的漏极电压达到250 V;对500 V KW5型功率MOSFET器件进行Xe粒子辐照,在栅压等于0 V时,安全工作的漏极电压达到400 V,并且当栅压为-15 V时,安全工作的漏极电压也达到400 V,说明国产中、高压功率MOSFET器件有较好的抗单粒子能力。     

SEGR- and SEB-hardened structure with DSPSOI in power MOSFETs

Single event irradiation-hardened power MOSFET is the most important device for DC/DC converter in space environment application.Single event gate rupture (SEGR) and single event burnout (SEB),which will degrade the running safety and reliability of spacecraft,are the two typical failure modes in power MOSFETs.In this paper,based on recombination mechanism of interface between oxide and silicon,a novel hardened power MOSFETs structure for SEGR and SEB is proposed.The structure comprises double stagger partial silicon-on-insulator (DSPSOI) layers.Results show that the safety operation area (SOA) of a 130 V N-channel power MOSFET in single event irradiation environment is enhanced by up to 50％ when the linear-energy-transfer value of heavy ion is a constant of 98 MeV.cm2/mg in the whole incident track,and the other parameters are almost maintained at the same value.Thus this novel structure can be widely used in designing single event irradiation-hardened power MOSFETs.     

P沟道VDMOS器件抗辐射加固技术研究

针对功率器件的抗辐射加固技术,从入射粒子对半导体材料的辐射损伤机理出发,设计了一种-150 V抗辐射P沟道VDMOS器件。该器件采取的抗辐射加固措施有:在颈区的上方形成局部厚场氧化层结构;在N体区进行高剂量离子注入掺杂;在850 ℃低温条件下生长栅氧化层。通过仿真分析和试验进行了验证,该器件在最劣漏偏置条件下抗总剂量达到3 kGy,抗单粒子烧毁和单粒子栅穿的LET值为99.1 MeV·cm²/mg。该器件适用于星用抗辐射DC-DC电源系统。     

功率MOSFET器件SEGR敏感区域的模拟研究

单粒子栅极穿通（SEGR）是功率MOSFET器件在空间应用时非常重要的失效模式。功率MOSFET的元胞区被普遍认为是对SEGR最敏感的区域。然而试验结果表明SEGR可能会发生在栅极的走线区域,而不是元胞区域。本文通过仿真软件对功率MOSFET内部的三种结构进行模拟评估,发现如果满足某些条件,元胞区域以外的区域可能成为SEGR的敏感区域。最后,对于不同区域本为给出了抑制SEGR的建议。     

Mitigation for single event coupling delay

With advances in CMOS technology, circuits are increasingly more sensitive to transient pulses caused by single event particles. It has been predicted that the majority of the observed radiation induced soft failures in technologies below 65 nm will be because of transients that will occur in combinational logic (CL) circuits. Researchers mostly consider single event transients as the main source for CL related radiation-induced soft errors. However, for high reliability applications such as avionics additional sources need to be included in reliability analysis. In this work, we report a new error mechanism named ‘single event crosstalk delay’, investigate the vulnerability of recent technologies to these delay effects and then propose hardening techniques for single event crosstalk delay. Results are demonstrated using HSpice simulations with interconnect and device parameters derived in 130, 90 and 65 nm technology.     

65 nm体硅工艺NMOS中单粒子多瞬态效应的研究

针对NMOS场效应晶体管由重离子辐射诱导发生的单粒子多瞬态现象,参考65 nm体硅CMOS的单粒子瞬态效应的试验数据,采用TCAD仿真手段,搭建了65 nm体硅NMOS晶体管的TCAD模型,并进一步对无加固结构、保护环结构、保护漏结构以及保护环加保护漏结构的抗单粒子瞬态效应的机理和能力进行仿真分析。结果表明,NMOS器件的源结和保护环结构的抗单粒子多瞬态效应的效果更加明显。