硅上后热氧化钛膜制备氧化钛及其电学特性

采用在硅上磁控溅射金属钛膜再热氧化的工艺制备了多晶氧化钛薄膜.测量了Ag/TiOx/Si/Ag电容器的I-V和C-V特性.结果表明,氧化钛薄膜的厚度为150～250nm,其介电常数是40～87.随着氧化时间的缩短,氧化钛薄膜中的固定电荷减少,漏电特性得到改善.     

超深亚微米集成电路中的互连问题--低k介质与Cu的互连集成技术

半导体集成电路技术的发展对互连技术提出了新的需求,互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战,其中Cu互连技术的发明是半导体集成电路技术领域中具有革命性的技术进展之一,也是互连集成技术的解决方案之一.在对互连集成技术中面临的技术与物理挑战的特点和可能的解决途径概括性介绍的基础上,重点介绍和评述了低k介质和Cu的互连集成技术及其所面临关键的技术问题,同时还对三维集成互连技术、RF互连技术和光互连技术等Cu互连集成技术之后的可能的新一代互连集成技术和未来互连技术的发展趋势给予了评述和展望.     

沟道应力对纳米尺度MOSFET器件特性的影响

利用ISE DESSIS器件模拟工具,模拟了纳米尺度的MOSFETs器件沟道中存在应力时的器件特性,分析了应力大小和方向发生变化对MOSFET的阈值电压、亚阈特性等器件特性的影响.     

硅微电子技术物理极限的挑战

本文对硅微电子技术在发展过程中随着半导体器件的不断缩小和芯片集成度的不断提高，所着一系列的挑战进行了回顾和展望，并从基本物理规律，材料、工艺技术、器件、电路和系统等几个方面的其来自于基本物理极限和实际的物理限制的挑战进行了讨论，其中起地基本物理规律的基本物理极限是不可逾越的，而在实际发展过程中由于材料、结构、工艺技术及电路和系统方面的一系列具体因素产生的实际物理限制则是有可能突破的。同时还探讨了从     

高k栅介质MOSFET的栅电流模型

提出了包括有限势垒高度下反型层量子化效应以及多晶硅耗尽效应在内的直接隧穿电流模型 .在该模型的基础上 ,研究了采用不同高介电常数栅介质材料时MOSFET的栅电流与介质材料的介电常数、禁带宽度及和Si导带不连续等参数之间的关系 .所获得的结果能够为新型栅介质材料的选取提供依据 .     

HfO2高k栅介质漏电流机制和SILC效应

利用室温下反应磁控溅射的方法在p-Si(100)衬底上制备了HfO2栅介质层,研究了HfO2高k栅介质的电流传输机制和应力引起泄漏电流(SILC)效应.对HfO2栅介质泄漏电流输运机制的分析表明,在电子由衬底注入的情况下,泄漏电流主要由Schottky发射机制引起,而在电子由栅注入的情况下,泄漏电流由Schottky发射和Frenkel-Poole发射两种机制共同引起.通过对SILC的分析,在没有加应力前HfO2/Si界面层存在较少的界面陷阱,而加上负的栅压应力后在界面处会产生新的界面陷阱,随着新产生界面陷阱的增多,这时在衬底注入的情况下,电流传输机制就不仅仅是由Schottky发射机制引起,而存在Frenkel-Poole发射机制起作用.同时研究表明面积对SILC效应的影响很小.     

Effect of trapped charge accumulation on the retention of charge trapping memory

The accumulation process of trapped charges in a TANOS cell during P/E cycling is investigated via numerical simulation.The recombination process between trapped charges is an important issue on the retention of charge trapping memory.Our results show that accumulated trapped holes during P/E cycling can have an influence on retention,and the recombination mechanism between trapped charges should be taken into account when evaluating the retention capability of TANOS.     

CeO_2高K栅介质薄膜的制备工艺及其电学性质

研究了 Ce O2 作为高 K (高介电常数 )栅介质薄膜的制备工艺 ,深入分析了衬底温度、淀积速率、氧分压等工艺条件和利用 N离子轰击氮化 Si衬底表面工艺对 Ce O2 薄膜的生长及其与 Si界面结构特征的影响 ,利用脉冲激光淀积方法在 Si(10 0 )衬底生长了具有 (10 0 )和 (111)取向的 Ce O2 外延薄膜 ;研究了 N离子轰击氮化 Si衬底表面处理工艺对 Pt/ Ce O2 / Si结构电学性质的影响 .研究结果显示 ,利用 N离子轰击氮化 Si表面 /界面工艺不仅影响 Ce O2 薄膜的生长结构 ,还可以改善 Ce O2 与 Si界面的电学性质     

亚0.1μm高K栅介质MOSFETs的特性

用二维模拟软件ISE研究了典型的70nm高K介质MOSFETs的短沟性能.结果表明,由于FIBL效应,随着栅介质介电常数的增大,阈值电区减小,而漏电流和亚阈值摆幅增大,导致器件短沟性能退化.这种退化可以通过改变侧墙材料来抑制.     

超薄HfO2高K栅介质薄膜的软击穿特性

研究了高K(高介电常数)栅介质HfO2薄膜的制备工艺,制备了有效氧化层厚度为2.9nm的超薄MOS电容。当栅氧化层很薄时会发生软击穿现象,软击穿和通常的硬击穿是不同的现象。分别利用在栅介质上加恒流应力和恒压应力两种方法研究了HfO2薄膜的击穿特性,实验结果表明,在两种应力方式下HfO2栅介质均发生了软击穿现象,软击穿和硬击穿的机理不同。